概要

• 給与

  応相談

• 業界

  半導體製造業, 被動電子元件製造業, 光電材料・元件製造業, 其他

• 仕事内容

  【工作模式】
  依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。
  
  【職務內容】
  誠徵具備類比／混合訊號IC設計經驗之工程師，負責高效能Analog／Mixed-Signal IP開發，從架構規劃、電路設計、Tape-out到Silicon Bring-up皆需參與。
  
  本職務需具備Clocking相關專業技術背景。
  ※職級將依經驗與能力評估。
  
  【工作內容】
  - 設計與Debug以下PLL／DLL架構與電路：
  - Integer-N
  - Fractional-N
  - Analog-based
  - Digital-assisted PLL/DLL
  
  - 負責Oscillator相關設計，包括：
  - LC Oscillator
  - Ring Oscillator（RO）
  - VCO／DCO
  - Frequency Synthesis
  - Phase Noise／Jitter分析與Budget規劃
  
  - 設計以下Clocking相關電路：
  - Delay Line
  - Measurement／Ruler Circuit
  - Phase Interpolator
  - Calibration／Trim技術
  
  - 開發與優化以下Clock Management相關模組：
  - DCC／DCM／DCA
  - Clock Tree／Clock Distribution
  - Clock Management Unit
  - Low-jitter Clock Generation與Distribution Network
  
  - 負責完整Block／IP開發流程，包括：
  - Architecture Study
  - Specification定義
  - Transistor-level Circuit Design
  - Simulation
  - Post-layout Sign-off
  - Silicon Bring-up與Characterization
  
  - 建立Behavioral Model（例如Verilog-A／SystemVerilog），用於：
  - Loop Dynamic分析
  - Spur／Jitter抑制
  - System Interaction模擬
  
  - 建立Verification Testbench，並驗證以下條件下之性能：
  - PVT Corner
  - Mismatch／Monte Carlo
  - Post-extraction Parasitic
  
  - 與Layout／Mask Design團隊合作，包含：
  - Floorplan建議
  - Layout Review
  - LVS／DRC確認
  - Parasitic影響分析
  
  - 確保設計符合品質與可靠度要求，包括：
  - EM／IR
  - Aging
  - Overstress
  並參與Design Methodology與Sign-off Checklist建立。
  
  - 支援IP整合至Testchip，以及Post-silicon Evaluation，包括：
  - Silicon與Simulation Correlation
  - First Silicon Bring-up
  - Root Cause Analysis