概要

• 給与

  応相談

• 業界

  半導體製造業, 被動電子元件製造業, 光電材料・元件製造業, 其他

• 仕事内容

  【工作模式】
  錄取後初期將於台灣採遠端工作模式，待台灣的新竹分公司正式設立後，預計需至新竹辦公室上班。
  台灣據點預計於明年上半年成立，實際辦公地點及到職安排將依公司規劃調整。
  
  【職務概要】
  負責ASIC／SoC數位IC的RTL設計與功能驗證，在資深工程師或技術主管的指導下，依據既定的微架構規格進行RTL模組設計、實作及驗證。
  
  此職位著重於扎實的RTL設計基礎、逐步提升獨立作業能力，以及持續熟悉完整的前端IC設計流程。
  不要求獨立定義完整微架構，但需能依據明確的設計規格完成RTL實作，並主動發現及回報設計問題。
  
  【工作內容】
  1. RTL設計與實作
  ・使用SystemVerilog／Verilog進行可合成RTL程式碼撰寫。
  ・依據微架構規格完成指定RTL模組設計。
  ・運用同步電路設計原理，包含Clock、Reset及Valid／Ready Handshake機制。
  ・了解基本跨時脈域（CDC）設計概念，包括Clock Domain辨識及Synchronizer應用。
  ・依照團隊Coding Guideline撰寫易讀、易維護的RTL程式碼。
  ・了解RTL Coding Style對合成後晶片面積及時序表現的影響。
  
  2. 微架構設計與實作
  ・閱讀並依據詳細的微架構規格文件進行RTL實作。
  ・運用APB、AHB-Lite等匯流排協定，並了解AXI4基本概念。
  ・了解FIFO、簡易Arbiter及基本Data Path元件設計。
  ・熟悉Register File設計及CSR（Control／Status Register）配置。
  ・參與Design Review，逐步培養辨識設計邊界條件（Corner Case）的能力。
  
  3. 功能驗證與模擬
  ・使用SystemVerilog撰寫Directed Testbench，驗證所負責的RTL模組。
  ・使用VCS、Questa或Icarus Verilog等模擬工具進行Simulation及除錯。
  ・使用Verdi、DVE或其他Waveform工具進行波形分析與Debug。
  ・了解UVM基本架構，包括Agent、Sequence及Scoreboard。
  ・撰寫SVA（SystemVerilog Assertions），驗證關鍵介面的設計行為。
  ・了解Functional Coverage概念，並能於Testbench中加入Coverage Point。
  
  4. 設計檢查與Sign-off流程
  ・閱讀基本STA（Static Timing Analysis）報告，了解Setup／Hold Violation。
  ・了解Lint檢查流程，並處理常見的Spyglass Warning。
  ・了解DFT Scan Chain的基本概念。
  ・逐步熟悉CDC Analysis及Synchronizer Insertion。
  
  5. EDA工具應用
  ・使用至少一種RTL模擬工具進行設計驗證。
  ・接觸並學習業界常見EDA工具，包括：
  Synopsys VCS
  Questa／Icarus Verilog
  Synopsys Design Compiler（DC）
  Spyglass
  Verdi／DVE
  
  6. Script與自動化
  ・使用Python或Shell Script撰寫基本自動化程式，減少重複性Simulation作業。
  ・修改及維護既有的Makefile、Tcl執行腳本。
  ・透過程式自動解析、彙整Simulation Log。
  
  【職涯發展】
  本職位將由資深工程師或技術主管提供技術指導，初期以指定RTL模組的設計、實作及驗證為主要工作。
  預期於到職後12～18個月內，逐步提升獨立作業能力，累積完整前端IC設計流程經驗，並朝向能獨立負責IP模組設計及驗證的資深工程師發展。