Overview

• Salary

  Negotiable

• Industry

  半導體製造業, 被動電子元件製造業, 光電材料・元件製造業, 其他

• Job Description

  【工作模式】
  依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。
  
  【職務內容】
  誠徵具備eFUSE IP開發經驗之工程師，負責先進製程節點下，量產品質等級（production-grade）eFUSE IP的端到端開發。
  
  工作內容涵蓋eFUSE Array架構設計、電路設計、完整Simulation驗證、IP Deliverable產出與品質確認，提供可直接應用於後段SoC整合流程的sign-off-ready eFUSE IP。
  
  具Bitcell-level設計知識者佳；有實際Bitcell設計經驗尤佳，但非必要條件。
  ※職級將依經驗與能力評估。
  
  【工作內容】
  - 設計與規劃eFUSE Array電路架構，包括：
  - Sense Amplifier
  - Reference Bias
  - Programming Current Control
  - Address Decoder
  - Column Multiplexer
  - Repair Logic
  並確保於所有PVT Corner下皆可正常運作。
  
  - 建立並執行完整的eFUSE Macro Simulation計畫，包括：
  - DC／AC Characterization
  - Programming／Read Margin分析
  - Retention
  - Endurance
  - Reliability Corner Simulation（MC／Mismatch／Aging）
  並依照產品規格與Foundry Bitcell Model進行驗證。
  
  - 建立並驗證所有IP Deliverable與相關文件，包括：
  - Timing Model（Liberty .lib）
  - Physical Abstract（LEF／GDS）
  - Behavioral Model（Verilog）
  - Datasheet
  - Application Note
  並確認各View之間的一致性與符合交付規範。
  
  - 建立並執行IP QC／QA Regression流程，包含：
  - DRC／LVS／ERC／PEX Sign-off
  - Formal Verification
  - Simulation-based Functional Verification
  確保IP Release前符合所有Sign-off標準。
  
  - 與Foundry及PDK團隊合作，確認：
  - eFUSE Bitcell Characterization Data
  - SPICE Model
  - Process Design Rule
  並將Foundry端Bitcell規格與Reliability需求轉換為Array-level設計限制。
  
  - 支援eFUSE Macro整合至Testchip，包括：
  - Test Circuit設計
  - Programming／Read測試計畫制定
  - Hardware Bring-up
  - Failure Analysis
  - Silicon-to-Simulation Correlation