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25 Jobs: Job Vacancies for others Engineering (Electrical / Semiconductor) Positions
【新竹】配管設計※語言不拘※－日本半導體相關產業ID:18515
45,000 NTD ~ 60,000 NTD新竹Job Description
日系大型基礎建設企業招募配管設計專員！【工作內容】・訂單確定後的設計業務，包括空間管理、管線設計及單元設計・客戶應對與會議洽談、流程圖繪製、配置設計・設備採購與調度設計、結構設計、現場施工的技術支援及各類文件製作【魅力】・隨著半導體需求持續增長，公司營收穩定・可學習日本半導體相關產業的技術
Benefit
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【公司福利】
・餐費津貼
・員工旅遊（例：泰國）
・升遷制度
・獎金（一年1次，平均2～3個月左右）
・出差津貼
・員工聚餐【新竹】設備課長－知名電子材料製造商ID:18823
50,000 NTD ~ 80,000 NTD新竹Job Description
【工作内容】・熟悉PLC程式設計・具備機械識圖及軟體繪圖能力・設備保養與維護工作・設備異常故障分析及改善專案・具備電控系統查修與維護作業能力・工程計算分析、撿料・預算編製、設備採購與監造・廠內各項安全改善活動推進
Benefit
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【企業福利制度】
・獎金（平均約2.3個月，視業績而定）
・職務津貼
・語言津貼
・員工餐廳（公司負擔）
・交通津貼
・全勤獎金
・健康檢查（一年一次）【台北】產品滿意管理部門專員※日文or英文※ID:19295
35,000 NTD ~ 40,000 NTD台北Job Description
【公司概要】日本上市之知名日系自動化設備製造商招募【台北】產品滿意管理部門專員★福利完善！年薪可達800,000元以上！★【工作內容】・維修品受理相關業務。・協助業務及客戶調查維修品故障原因，提供良好的售後服務。・維修報價及維修品寄送等相關業務。・產品維護修理，旨在快速對應客戶及提高客戶滿意度。・維修相關報表管理。【公司組織】約200名【魅力點】 ・全球化視野：加入日本市值前10大企業，開拓全球化思維！ ・業績獎金制度：內勤人員也有業績獎金，薪資與公司一同成長！ ・最強支援團隊：分析營業數據，提升團隊決策品質！・多元技能培養：從資料分析到系統維護，全面提升IT能力！
Benefit
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、育嬰假）
・退休金
【公司福利】
・年薪15個月：夏季獎金1個月＋年終獎金2個月
・每月業績獎金：按照公司當月營運成果發放
・每季業績獎金：一年四次獎金，按照績效發放
・三節獎金：各3,000元
・旅遊津貼：每年15,000元
・員工久任獎金：公司每月額外提撥，服務滿七年可領約70-100萬
・交通津貼：員工通勤上班給予補助
・一年兩次升遷機會
・健檢、業務配發公司車、筆電、手機、點心、飲料咖啡
・旅遊津貼：一年一次
・公司提供公務機【遠端】資深記憶體電路設計工程師 (Memory Circuit)－馬來西亞IC設計企業ID:19541
Negotiableその他Job Description
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備記憶體電路設計經驗之工程師，負責高效能、低功耗SRAM及／或多埠Register File（RF）Macro設計與驗證，並整合至Memory Compiler系統中。本職務將負責從規格定義、電晶體層級設計、Simulation到Silicon Correlation之完整開發流程。【工作內容】- 負責SRAM及／或多埠Register File（RF）之電晶體層級（Transistor-level）電路設計，包括： - Bitcell - Peripheral Circuit- 定義Memory Architecture／Topology，以達成以下目標： - Power - Performance - Area - Yield - Vmin- 執行Schematic Capture與SPICE Simulation，包括： - PVT Corner - Monte Carlo Analysis 並完成Read／Write Margin收斂。- 分析與優化關鍵路徑，包括： - Decoder - Wordline Driver - Sense Amplifier - Write Driver - IO Circuit 以提升速度與穩定性。- 製作Margin／Performance分析報告，並追蹤Design Closure相關指標。- 執行Post-layout Verification，包括： - Extraction - Sign-off Simulation 並與Layout團隊合作完成Pitch-matched Array設計。- 與以下團隊合作： - Design Automation Team - Software Team - EDA Vendor- 將Memory Circuit整合至Memory Compiler系統中。- 自動化產生與建立以下Collateral View與Model： - Liberty - LEF - Verilog - Timing／Power Model- 支援Silicon Bring-up、Characterization與Simulation-to-Silicon Correlation。
Benefit
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路工程師 (Pure Analog)－馬來西亞IC設計企業ID:19540
Negotiableその他Job Description
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備類比／混合訊號IC設計經驗之工程師，負責高效能Analog／Mixed-Signal IP開發，從架構規劃、電路設計、Tape-out到Silicon Bring-up皆需參與。※職級將依經驗與能力評估。【工作內容】• 參考電路設計：包含 Bandgap、Bias Circuit、Reference Voltage／Current 等，需具備高精度、低雜訊設計能力。• 低 Offset／低 Noise 的 LDO（低壓差線性穩壓器）設計，以及穩定性／補償網路設計；進行 PSRR 與瞬態反應最佳化。• 電壓與電源監控電路設計：包含 Droop Detection、Voltage Detector、PowerGood、POR（Power-On Reset）、Analog Sensing 及 Housekeeping Block 等。• 電源管理相關元件設計，包含 Linear 與 Switching 周邊模組、Charge Pump 等，應用於 SoC／PHY 環境。• 設計／支援 ADC／DAC 模組及相關類比支援電路（如 Sampling、Reference、Amplifier／Comparator、Clocking 等）。• 電壓與溫度感測器設計與特性分析：包含 Bandgap 與 PTAT 架構溫度感測、Process Corner Detection Circuit，以及 Sensor Readout、數位化與 Calibration 技術。• 獨立負責完整 Block／IP 開發流程：包含架構研究、規格制定、Transistor-Level Design、Simulation、Post-Layout Sign-off 與 Silicon Bring-up／Characterization。• 建立 Verification Test Bench，並驗證 PVT Corner、Mismatch／Monte Carlo（適用時）及 Post-Extraction Parasitics 下的電路表現。• 與 Layout／Mask Designer 密切合作：包含 Floorplan 建議、Layout Review，以及確保 LVS／DRC Clean 與寄生效應考量。• 符合品質與可靠度要求（例如 EM／IR、Aging／Overstress），並協助建立 Robust Design Methodology 與 Sign-off Checklist。• 支援 IP 整合至 Testchip，以及 Post-Silicon Evaluation，包含與 Simulation 結果比對、First Silicon Bring-up 的 Root Cause Analysis 等工作。
Benefit
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路設計工程師（高速I/O）－馬來西亞IC設計企業ID:19539
Negotiableその他Job Description
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】Sr Analog Circuit Design Engineer (High-Speed I/O)誠徵Sr Analog Circuit Design Engineer (High-Speed I/O)，負責開發高效能類比／混合訊號 IP，涵蓋從架構設計、Tapeout 到 Silicon Bring-up 的完整流程。此職務需具備以下 High-Speed I/O 領域之專業經驗。※職級將依經驗與能力評估。【工作內容】• 設計 TX／RX、高速類比前端（Analog Front-End）、Serializer／Deserializer、高速 Level Shifter、Predriver／Driver，以及 Termination／Impedance Calibration 等模組。• Equalization 技術設計：包含 Feed-Forward Equalization（FFE）、DFE、CTLE 及相關 Adaptation／Control Loop。• 支援高速介面 Clocking 設計，例如 CDR 互動、低 Jitter Clock 產生與分配等 PHY 相關功能。• 進行 SI（Signal Integrity）分析，建立／驗證 IBIS／IBIS-AMI Model；執行 Channel Characterization（Insertion Loss、Return Loss、Crosstalk）及 Eye Diagram Margin 評估。• 獨立負責完整 Block／IP 開發流程：包含架構研究、規格制定、Transistor-Level Design、Simulation、Post-Layout Sign-off 與 Silicon Bring-up／Characterization。• 建立 Verification Test Bench，並驗證 PVT Corner、Mismatch／Monte Carlo（適用時）及 Post-Extraction Parasitics 下的電路表現。• 與 Layout／Mask Designer 密切合作：包含 Floorplan 建議、Layout Review，以及確保 LVS／DRC Clean 與寄生效應考量。• 支援高速介面整合與 Sign-off：包含 PPA（Power／Performance／Area）最佳化、可靠度檢查（例如 EM／IR、Aging／Overstress）及 Timing Closure 協作。• 支援 IP 整合至 Testchip，以及 Post-Silicon Evaluation，包含與 Simulation 結果比對、First Silicon Bring-up 的 Root Cause Analysis 等工作。
Benefit
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路設計工程師(Clocking) －馬來西亞IC設計企業ID:19538
Negotiableその他Job Description
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵Sr Analog Circuit Design Engineer (Clocking)，負責開發高效能類比／混合訊號 IP，涵蓋從架構設計、Tapeout 到 Silicon Bring-up 的完整流程。此職務需具備以下 Clocking 領域之專業經驗。※職級將依經驗與能力評估。【工作內容】• 設計與除錯 PLL／DLL 架構及相關電路（包含 Integer／Fractional-N；Analog 或 Digital-Assisted 架構）。• 振盪器（Oscillator）設計：包含 LC 或 Ring Oscillator（RO）VCO／DCO、Frequency Synthesis、Phase Noise／Jitter 分析與 Budget 規劃。• Delay Line、Measurement／Ruler Circuit、Phase Interpolator，以及 Calibration／Trim 技術開發。• DCC／DCM／DCA、Clock Tree／Distribution 與 Clock Management Unit 設計；負責低 Jitter Clock 產生與分配網路。• 獨立負責完整 Block／IP 開發流程：包含架構研究、規格制定、Transistor-Level Design、Simulation、Post-Layout Sign-off 與 Silicon Bring-up／Characterization。• 進行 Behavioral Modeling（例如 Verilog-A／SystemVerilog），用於分析 Loop Dynamics、Spur／Jitter 抑制及 System Interaction。• 建立 Verification Test Bench，並驗證 PVT Corner、Mismatch／Monte Carlo（適用時）及 Post-Extraction Parasitics 下的電路表現。• 與 Layout／Mask Designer 密切合作：包含 Floorplan 建議、Layout Review，以及確保 LVS／DRC Clean 與寄生效應考量。• 符合品質與可靠度要求（例如 EM／IR、Aging／Overstress），並協助建立 Robust Design Methodology 與 Sign-off Checklist。• 支援 IP 整合至 Testchip，以及 Post-Silicon Evaluation，包含與 Simulation 結果比對、First Silicon Bring-up 的 Root Cause Analysis 等工作。
Benefit
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路工程師(Highspeed IO Buffer)－馬來西亞IC設計企業ID:19537
Negotiableその他Job Description
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】招募具經驗的 Sr Analog Circuit Design Engineer (Highspeed IO Buffer LPDDR6)，負責開發 LPDDR6 Memory Interface 用高速 High-Speed I/O 類比 Buffer 電路，涵蓋從架構定義、Tapeout 到 Silicon Bring-up 的完整流程。此職務需具備高速類比 I/O 設計實務經驗，並曾獨立負責 Silicon-Proven Block 開發。※職級將依經驗與能力評估。【工作內容】• 設計 LPDDR6 Memory Interface 用高速 TX／RX 類比 Buffer 電路，包含 Output Driver、Input Receiver、Level Shifter、Termination、Impedance Calibration、Biasing 及 Reference Circuit。• 定義並實作可程式化 Drive Strength、Slew-Rate Control 及 On-Die Termination 架構，以符合 LPDDR6 電氣與 Timing 規格需求。• 將系統與介面規格轉換為詳細的 Transistor-Level 電路架構與設計規格。• 獨立負責完整 Block／IP 開發流程：包含架構研究、Schematic Design、Pre-Layout Simulation、Post-Layout Extraction 與 Sign-off。• 建立並維護 Verification Test Bench，驗證 PVT Corner、Mismatch／Monte Carlo、Aging 及 Post-Extraction Parasitics 下的電路表現。• 分析高速訊號相關性能指標，例如 Eye Margin、Jitter、Timing Skew、Voltage Noise Sensitivity 及 Simultaneous Switching Effects。• 與 Layout Engineer 密切合作，提供 Floorplan 建議、Review Critical Layout，並確保 Matching、Isolation 與寄生效應控制。• 支援介面整合與 Sign-off：包含 PPA（Power／Performance／Area）最佳化及可靠度檢查（例如 EM／IR、Overstress、Aging）。• 支援 Testchip 與產品晶片的 Silicon Bring-up、Characterization 及與 Simulation 結果比對；必要時執行 Root Cause Analysis 與 ECO 修正。• 與 Digital Design、Verification、Layout、Package、SI／PI、Product 及 Test Team 進行跨部門合作。
Benefit
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Sr eFUSE Design Engineer－馬來西亞IC設計企業ID:19536
Negotiableその他Job Description
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵eFUSE Design Engineer，負責先進製程節點（Leading-Edge Process Node）Production-Grade eFUSE IP 的完整開發流程。此職務需主導 eFUSE Array Architecture、Circuit Design、完整 Simulation-Based Verification、Collateral／View Generation 與 Quality Check，提供可正式 Sign-off 的 eFUSE IP 至下游 SoC Integration Flow。具 Bitcell-Level Design 知識者佳；若具實際 Bitcell Design 經驗將更為加分，但非必要條件。※職級將依經驗與能力評估。【工作內容】• 設計與規劃 eFUSE Array 電路架構，包含 Sense Amplifier、Reference Bias、Programming Current Control、Address Decoder、Column Multiplexer 與 Repair Logic；確保於所有 PVT Corner 下皆可正常運作。• 建立並執行完整 eFUSE Macro Simulation Plan，涵蓋 DC／AC Characterization、Programming／Read Margin Analysis、Retention、Endurance，以及 Reliability Corner Simulation（Monte Carlo、Mismatch、Aging）；並依據產品規格與 Foundry Bitcell Model 進行驗證。• 產出並驗證所有必要 IP Deliverable View 與相關文件：包含 Timing Model（Liberty .lib）、Physical Abstract（LEF／GDS）、Behavioral Model（Verilog）、Datasheet 與 Application Note；確保各 View 間一致性並符合 Delivery Checklist。• 定義並執行 IP Quality Check（QC）與 Quality Assurance（QA）Regression Suite；執行 eFUSE Macro Layout 的 DRC／LVS／ERC／PEX Sign-off，並進行 Formal 與 Simulation-Based Functional Verification；確保所有 Sign-off Criteria 皆符合 Release 標準。• 與 Foundry 及 PDK Team 合作，確認 eFUSE Bitcell Characterization Data、SPICE Model 與 Process Design Rule；並將 Foundry Bitcell 規格與 Reliability Requirement 轉換為 Array-Level Design Constraint。• 支援 eFUSE Macro 整合至 Testchip，包含 Test Circuit 設計、Programming／Read Test Plan 開發；並協助 Hardware Bring-up、Failure Analysis 與 Silicon-to-Simulation Correlation。
Benefit
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Sr Standard Cell Design Engineer－馬來西亞IC設計企業ID:19534
Negotiableその他Job Description
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵Library Design Engineer，負責先進製程節點（Leading-Edge Process Node）Production-Grade Standard Cell Library 的完整開發流程。此職務需主導 Transistor-Level Design、多種 Vt Cell Topology、完整 Characterization 與 PPA 驗證，提供可正式 Sign-off 的 Library View 給下游實作流程使用。※職級將依經驗與能力評估。【工作內容】• 進行 Standard Cell 電路之 Transistor-Level 設計、Simulation 與分析，涵蓋 Combinational、Sequential、Clock 與 Physical Utility Cell，並支援多種 Vt（HVT／SVT／LVT／ULVT）與不同 Drive Strength。• 執行 Layout Process-Node-Shift，指導 Layout Clean-up 與 Review，確保符合 DRC／LVS、EM／IR 規範及 Cell-Level Parasitic 考量。• 定義並執行 Characterization Flow，產出完整 Library View 與 Model，涵蓋 Timing（NLDM／CCS／ECSM）、Power（Dynamic／Leakage／Internal）、Noise 與 Variation-Aware Model（LVF／SOCV／POCV）；並確保 Liberty、LEF、GDS 一致性。• 建立並執行 QA Regression，驗證 Library 品質；確認 Cell Robustness（Noise Margin、Drive Strength、X-Propagation、Scan／DFT Cell Correctness），並透過 PrimeTime 或 Tempus 執行 STA Correlation，驗證模型於實際 PD Flow 中的準確性。• 主導 Standard Cell Library IP 整合至 Testchip，包含 Testchip Circuit 與 Test Plan 開發，並支援 Hardware Bring-up 與 Debug。• 執行 Pre／Post-Silicon Correlation 與 Model／Design Optimization；針對 First Silicon 問題進行 Root Cause Analysis，並推動 Yield 與 Robustness 改善。
Benefit
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪
