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230個職缺: 製造
【新竹】設備課長－知名電子材料製造商ID:18823
50,000 NTD ~ 80,000 NTD新竹工作內容
【工作内容】・熟悉PLC程式設計・具備機械識圖及軟體繪圖能力・設備保養與維護工作・設備異常故障分析及改善專案・具備電控系統查修與維護作業能力・工程計算分析、撿料・預算編製、設備採購與監造・廠內各項安全改善活動推進
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【企業福利制度】
・獎金（平均約2.3個月，視業績而定）
・職務津貼
・語言津貼
・員工餐廳（公司負擔）
・交通津貼
・全勤獎金
・健康檢查（一年一次）【台北】產品滿意管理部門專員※日文or英文※ID:19295
35,000 NTD ~ 40,000 NTD台北工作內容
【公司概要】日本上市之知名日系自動化設備製造商招募【台北】產品滿意管理部門專員★福利完善！年薪可達800,000元以上！★【工作內容】・維修品受理相關業務。・協助業務及客戶調查維修品故障原因，提供良好的售後服務。・維修報價及維修品寄送等相關業務。・產品維護修理，旨在快速對應客戶及提高客戶滿意度。・維修相關報表管理。【公司組織】約200名【魅力點】 ・全球化視野：加入日本市值前10大企業，開拓全球化思維！ ・業績獎金制度：內勤人員也有業績獎金，薪資與公司一同成長！ ・最強支援團隊：分析營業數據，提升團隊決策品質！・多元技能培養：從資料分析到系統維護，全面提升IT能力！
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、育嬰假）
・退休金
【公司福利】
・年薪15個月：夏季獎金1個月＋年終獎金2個月
・每月業績獎金：按照公司當月營運成果發放
・每季業績獎金：一年四次獎金，按照績效發放
・三節獎金：各3,000元
・旅遊津貼：每年15,000元
・員工久任獎金：公司每月額外提撥，服務滿七年可領約70-100萬
・交通津貼：員工通勤上班給予補助
・一年兩次升遷機會
・健檢、業務配發公司車、筆電、手機、點心、飲料咖啡
・旅遊津貼：一年一次
・公司提供公務機【遠端】資深記憶體電路設計工程師 (Memory Circuit)－馬來西亞IC設計企業ID:19541
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備記憶體電路設計經驗之工程師，負責高效能、低功耗SRAM及／或多埠Register File（RF）Macro設計與驗證，並整合至Memory Compiler系統中。本職務將負責從規格定義、電晶體層級設計、Simulation到Silicon Correlation之完整開發流程。【工作內容】- 負責SRAM及／或多埠Register File（RF）之電晶體層級（Transistor-level）電路設計，包括： - Bitcell - Peripheral Circuit- 定義Memory Architecture／Topology，以達成以下目標： - Power - Performance - Area - Yield - Vmin- 執行Schematic Capture與SPICE Simulation，包括： - PVT Corner - Monte Carlo Analysis 並完成Read／Write Margin收斂。- 分析與優化關鍵路徑，包括： - Decoder - Wordline Driver - Sense Amplifier - Write Driver - IO Circuit 以提升速度與穩定性。- 製作Margin／Performance分析報告，並追蹤Design Closure相關指標。- 執行Post-layout Verification，包括： - Extraction - Sign-off Simulation 並與Layout團隊合作完成Pitch-matched Array設計。- 與以下團隊合作： - Design Automation Team - Software Team - EDA Vendor- 將Memory Circuit整合至Memory Compiler系統中。- 自動化產生與建立以下Collateral View與Model： - Liberty - LEF - Verilog - Timing／Power Model- 支援Silicon Bring-up、Characterization與Simulation-to-Silicon Correlation。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路工程師 (Pure Analog)－馬來西亞IC設計企業ID:19540
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備類比／混合訊號IC設計經驗之工程師，負責高效能Analog／Mixed-Signal IP開發，從架構規劃、電路設計、Tape-out到Silicon Bring-up皆需參與。※職級將依經驗與能力評估。【工作內容】- 負責Reference Generation相關電路設計，包括： - Bandgap - Bias Circuit - Reference Voltage／Current 並開發高精度、低雜訊（Low-noise）設計技術。- 設計低Offset／低Noise Voltage Regulator（LDO）與Stability／Compensation Network，並進行： - PSRR最佳化 - Transient Response最佳化- 開發Voltage／Power Monitoring相關電路，包括： - Droop Detection - Voltage Detector - PowerGood - POR（Power-on Reset） - Analog Sensing - Housekeeping Block- 開發Power Management相關模組，包括： - Linear Power Block - Switching-adjacent Block - Charge Pump 等SoC／PHY環境相關電路。- 設計與支援ADC／DAC相關模組與Analog Support Circuit，包括： - Sampling - Reference Circuit - Amplifier／Comparator - Clocking- 設計與驗證Voltage／Temperature Sensor，包括： - Bandgap與PTAT-based Temperature Sensing - Process Corner Detection Circuit - Sensor Readout - Digitization - Calibration技術- 負責完整Block／IP開發流程，包括： - Architecture Study - Specification定義 - Transistor-level Circuit Design - Simulation - Post-layout Sign-off - Silicon Bring-up與Characterization- 建立Verification Testbench，並驗證以下條件下之性能： - PVT Corner - Mismatch／Monte Carlo - Post-extraction Parasitic- 與Layout／Mask Design團隊合作，包含： - Floorplan建議 - Layout Review - LVS／DRC確認 - Parasitic影響分析- 確保設計符合品質與可靠度要求，包括： - EM／IR - Aging - Overstress 並參與Design Methodology與Sign-off Checklist建立。- 支援IP整合至Testchip，以及Post-silicon Evaluation，包括： - Silicon與Simulation Correlation - First Silicon Bring-up - Root Cause Analysis
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路設計工程師（高速I/O）－馬來西亞IC設計企業ID:19539
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備類比／混合訊號IC設計經驗之工程師，負責高效能Analog／Mixed-Signal IP開發，從架構規劃、電路設計、Tape-out到Silicon Bring-up皆需參與。本職務需具備Clocking相關專業技術背景。※職級將依經驗與能力評估。【工作內容】- 設計與Debug以下PLL／DLL架構與電路： - Integer-N - Fractional-N - Analog-based - Digital-assisted PLL/DLL- 負責Oscillator相關設計，包括： - LC Oscillator - Ring Oscillator（RO） - VCO／DCO - Frequency Synthesis - Phase Noise／Jitter分析與Budget規劃- 設計以下Clocking相關電路： - Delay Line - Measurement／Ruler Circuit - Phase Interpolator - Calibration／Trim技術- 開發與優化以下Clock Management相關模組： - DCC／DCM／DCA - Clock Tree／Clock Distribution - Clock Management Unit - Low-jitter Clock Generation與Distribution Network- 負責完整Block／IP開發流程，包括： - Architecture Study - Specification定義 - Transistor-level Circuit Design - Simulation - Post-layout Sign-off - Silicon Bring-up與Characterization- 建立Behavioral Model（例如Verilog-A／SystemVerilog），用於： - Loop Dynamic分析 - Spur／Jitter抑制 - System Interaction模擬- 建立Verification Testbench，並驗證以下條件下之性能： - PVT Corner - Mismatch／Monte Carlo - Post-extraction Parasitic- 與Layout／Mask Design團隊合作，包含： - Floorplan建議 - Layout Review - LVS／DRC確認 - Parasitic影響分析- 確保設計符合品質與可靠度要求，包括： - EM／IR - Aging - Overstress 並參與Design Methodology與Sign-off Checklist建立。- 支援IP整合至Testchip，以及Post-silicon Evaluation，包括： - Silicon與Simulation Correlation - First Silicon Bring-up - Root Cause Analysis
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路設計工程師(Clocking) －馬來西亞IC設計企業ID:19538
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備類比／混合訊號IC設計經驗之工程師，負責高效能Analog／Mixed-Signal IP開發，從架構規劃、電路設計、Tape-out到Silicon Bring-up皆需參與。本職務需具備Clocking相關專業技術背景。※職級將依經驗與能力評估。【工作內容】- 設計與Debug以下PLL／DLL架構與電路： - Integer-N - Fractional-N - Analog-based - Digital-assisted PLL/DLL- 負責Oscillator相關設計，包括： - LC Oscillator - Ring Oscillator（RO） - VCO／DCO - Frequency Synthesis - Phase Noise／Jitter分析與Budget規劃- 設計以下Clocking相關電路： - Delay Line - Measurement／Ruler Circuit - Phase Interpolator - Calibration／Trim技術- 開發與優化以下Clock Management相關模組： - DCC／DCM／DCA - Clock Tree／Clock Distribution - Clock Management Unit - Low-jitter Clock Generation與Distribution Network- 負責完整Block／IP開發流程，包括： - Architecture Study - Specification定義 - Transistor-level Circuit Design - Simulation - Post-layout Sign-off - Silicon Bring-up與Characterization- 建立Behavioral Model（例如Verilog-A／SystemVerilog），用於： - Loop Dynamic分析 - Spur／Jitter抑制 - System Interaction模擬- 建立Verification Testbench，並驗證以下條件下之性能： - PVT Corner - Mismatch／Monte Carlo - Post-extraction Parasitic- 與Layout／Mask Design團隊合作，包含： - Floorplan建議 - Layout Review - LVS／DRC確認 - Parasitic影響分析- 確保設計符合品質與可靠度要求，包括： - EM／IR - Aging - Overstress 並參與Design Methodology與Sign-off Checklist建立。- 支援IP整合至Testchip，以及Post-silicon Evaluation，包括： - Silicon與Simulation Correlation - First Silicon Bring-up - Root Cause Analysis
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路工程師(Highspeed IO Buffer)－馬來西亞IC設計企業ID:19537
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備高速類比／混合訊號IC設計經驗之工程師，負責LPDDR6 Memory Interface之高速I/O Analog Buffer電路開發，從架構定義、電路設計、Tape-out到Silicon Bring-up皆需參與。需具備高速Analog I/O設計實務經驗，並曾主導Silicon Proven之相關模組開發。※職級將依經驗與能力評估。【工作內容】- 設計LPDDR6 Memory Interface之高速TX／RX Analog Buffer電路，包括： - Output Driver - Input Receiver - Level Shifter - Termination - Impedance Calibration - Bias與Reference Circuit- 定義並實作Programmable Drive Strength、Slew-rate Control與On-die Termination架構，以符合LPDDR6之電性與Timing需求。- 將System／Interface Spec轉換為： - 電晶體層級（Transistor-level）電路架構 - 詳細設計規格- 負責完整Block／IP開發流程，包括： - Architecture Study - Schematic Design - Pre-layout Simulation - Post-layout Extraction - Sign-off- 建立與維護Verification Testbench，並驗證以下條件下之性能表現： - PVT Corner - Mismatch／Monte Carlo - Aging - Post-extraction Parasitic- 分析高速訊號相關指標，包括： - Eye Margin - Jitter - Timing Skew - Voltage Noise Sensitivity - Simultaneous Switching Effect- 與Layout工程師合作，提供： - Floorplan建議 - Critical Layout Review - Matching／Isolation／Parasitic Control確認- 支援Interface Integration與Sign-off，包括： - PPA（Power／Performance／Area）最佳化 - Reliability Check （EM／IR、Overstress、Aging等）- 支援Testchip與Product Silicon Bring-up、Characterization與Simulation Correlation，並進行： - Root Cause Analysis - ECO修正- 與以下團隊進行跨部門合作： - Digital Design - Verification - Layout - Package - SI／PI - Product - Test Team
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Sr eFUSE Design Engineer－馬來西亞IC設計企業ID:19536
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備eFUSE IP開發經驗之工程師，負責先進製程節點下，量產品質等級（production-grade）eFUSE IP的端到端開發。工作內容涵蓋eFUSE Array架構設計、電路設計、完整Simulation驗證、IP Deliverable產出與品質確認，提供可直接應用於後段SoC整合流程的sign-off-ready eFUSE IP。具Bitcell-level設計知識者佳；有實際Bitcell設計經驗尤佳，但非必要條件。※職級將依經驗與能力評估。【工作內容】- 設計與規劃eFUSE Array電路架構，包括： - Sense Amplifier - Reference Bias - Programming Current Control - Address Decoder - Column Multiplexer - Repair Logic 並確保於所有PVT Corner下皆可正常運作。- 建立並執行完整的eFUSE Macro Simulation計畫，包括： - DC／AC Characterization - Programming／Read Margin分析 - Retention - Endurance - Reliability Corner Simulation（MC／Mismatch／Aging） 並依照產品規格與Foundry Bitcell Model進行驗證。- 建立並驗證所有IP Deliverable與相關文件，包括： - Timing Model（Liberty .lib） - Physical Abstract（LEF／GDS） - Behavioral Model（Verilog） - Datasheet - Application Note 並確認各View之間的一致性與符合交付規範。- 建立並執行IP QC／QA Regression流程，包含： - DRC／LVS／ERC／PEX Sign-off - Formal Verification - Simulation-based Functional Verification 確保IP Release前符合所有Sign-off標準。- 與Foundry及PDK團隊合作，確認： - eFUSE Bitcell Characterization Data - SPICE Model - Process Design Rule 並將Foundry端Bitcell規格與Reliability需求轉換為Array-level設計限制。- 支援eFUSE Macro整合至Testchip，包括： - Test Circuit設計 - Programming／Read測試計畫制定 - Hardware Bring-up - Failure Analysis - Silicon-to-Simulation Correlation
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Sr Standard Cell Design Engineer－馬來西亞IC設計企業ID:19534
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備標準元件（Standard Cell Library）開發經驗之工程師，負責先進製程節點下，量產品質等級（production-grade）標準元件庫的端到端開發。工作內容涵蓋電晶體層級設計、多種Vt元件拓樸、Library Characterization、PPA驗證等，提供可直接應用於後段實作流程（Implementation Flow）的完整Library資料。※職級將依經驗與能力評估。【工作內容】- 進行標準元件電路之電晶體層級設計、模擬與分析，包含： - 組合邏輯（Combinational） - 序向邏輯（Sequential） - Clock Cell - Physical Utility Cell 並支援多種Vt版本（HVT／SVT／LVT／ULVT）與不同Drive Strength設計。- 執行Layout與製程節點轉換（process-node-shift）相關作業，並協助： - Layout clean-up - DRC／LVS檢查 - EM／IR rule確認 - Cell level寄生效應（Parasitic）分析- 建立並執行Characterization Flow，產出完整Library Model與View，包括： - Timing（NLDM／CCS／ECSM） - Power（Dynamic／Leakage／Internal） - Noise - Variation-aware model（LVF／SOCV／POCV） 並確認 Liberty／LEF／GDS 之間的一致性。- 建立並執行QA Regression流程，確認Library品質與Cell Robustness，包括： - Noise Margin - Drive Strength - X-propagation - Scan／DFT Cell正確性 並透過 PrimeTime 或 Tempus 執行 STA Correlation，驗證模型於實際PD Flow中的準確性。- 主導標準元件Library IP整合至Testchip，包含： - Testchip電路設計 - 測試計畫制定 - Hardware bring-up與Debug支援- 執行Pre/Post Silicon Correlation與Model／Design最佳化，針對First Silicon問題進行Root Cause Analysis，並改善Yield與Robustness。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【台北】業務※日文必須※ID:19532
50,000 NTD ~ 60,000 NTD台北工作內容
日本國內頂尖的包裝製造商招募業務職缺。【工作內容】・拜訪既有客戶及供應商，並提案促銷活動・出差前往竹南及台南工廠・與日本總公司聯繫及合作・其他主管交辦之相關業務【魅力】・未來有機會前往日本出差或接受研修・歡迎應屆畢業生、無經驗者挑戰
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【公司福利】
・年終保障2個月（1年發放2次：10月、2月）
・語言津貼（含在薪資中）
・伙食津貼（含在薪資中）
・交通費另行支給
・有升遷機會（去年調薪2%，今年預估調薪5%）