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25個職缺: 最新電路設計、導入職缺
【遠端】資深記憶體電路設計工程師 (Memory Circuit)－馬來西亞IC設計企業ID:19541
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備記憶體電路設計經驗之工程師，負責高效能、低功耗SRAM及／或多埠Register File（RF）Macro設計與驗證，並整合至Memory Compiler系統中。本職務將負責從規格定義、電晶體層級設計、Simulation到Silicon Correlation之完整開發流程。【工作內容】- 負責SRAM及／或多埠Register File（RF）之電晶體層級（Transistor-level）電路設計，包括： - Bitcell - Peripheral Circuit- 定義Memory Architecture／Topology，以達成以下目標： - Power - Performance - Area - Yield - Vmin- 執行Schematic Capture與SPICE Simulation，包括： - PVT Corner - Monte Carlo Analysis 並完成Read／Write Margin收斂。- 分析與優化關鍵路徑，包括： - Decoder - Wordline Driver - Sense Amplifier - Write Driver - IO Circuit 以提升速度與穩定性。- 製作Margin／Performance分析報告，並追蹤Design Closure相關指標。- 執行Post-layout Verification，包括： - Extraction - Sign-off Simulation 並與Layout團隊合作完成Pitch-matched Array設計。- 與以下團隊合作： - Design Automation Team - Software Team - EDA Vendor- 將Memory Circuit整合至Memory Compiler系統中。- 自動化產生與建立以下Collateral View與Model： - Liberty - LEF - Verilog - Timing／Power Model- 支援Silicon Bring-up、Characterization與Simulation-to-Silicon Correlation。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路工程師 (Pure Analog)－馬來西亞IC設計企業ID:19540
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備類比／混合訊號IC設計經驗之工程師，負責高效能Analog／Mixed-Signal IP開發，從架構規劃、電路設計、Tape-out到Silicon Bring-up皆需參與。※職級將依經驗與能力評估。【工作內容】- 負責Reference Generation相關電路設計，包括： - Bandgap - Bias Circuit - Reference Voltage／Current 並開發高精度、低雜訊（Low-noise）設計技術。- 設計低Offset／低Noise Voltage Regulator（LDO）與Stability／Compensation Network，並進行： - PSRR最佳化 - Transient Response最佳化- 開發Voltage／Power Monitoring相關電路，包括： - Droop Detection - Voltage Detector - PowerGood - POR（Power-on Reset） - Analog Sensing - Housekeeping Block- 開發Power Management相關模組，包括： - Linear Power Block - Switching-adjacent Block - Charge Pump 等SoC／PHY環境相關電路。- 設計與支援ADC／DAC相關模組與Analog Support Circuit，包括： - Sampling - Reference Circuit - Amplifier／Comparator - Clocking- 設計與驗證Voltage／Temperature Sensor，包括： - Bandgap與PTAT-based Temperature Sensing - Process Corner Detection Circuit - Sensor Readout - Digitization - Calibration技術- 負責完整Block／IP開發流程，包括： - Architecture Study - Specification定義 - Transistor-level Circuit Design - Simulation - Post-layout Sign-off - Silicon Bring-up與Characterization- 建立Verification Testbench，並驗證以下條件下之性能： - PVT Corner - Mismatch／Monte Carlo - Post-extraction Parasitic- 與Layout／Mask Design團隊合作，包含： - Floorplan建議 - Layout Review - LVS／DRC確認 - Parasitic影響分析- 確保設計符合品質與可靠度要求，包括： - EM／IR - Aging - Overstress 並參與Design Methodology與Sign-off Checklist建立。- 支援IP整合至Testchip，以及Post-silicon Evaluation，包括： - Silicon與Simulation Correlation - First Silicon Bring-up - Root Cause Analysis
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路設計工程師（高速I/O）－馬來西亞IC設計企業ID:19539
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備類比／混合訊號IC設計經驗之工程師，負責高效能Analog／Mixed-Signal IP開發，從架構規劃、電路設計、Tape-out到Silicon Bring-up皆需參與。本職務需具備Clocking相關專業技術背景。※職級將依經驗與能力評估。【工作內容】- 設計與Debug以下PLL／DLL架構與電路： - Integer-N - Fractional-N - Analog-based - Digital-assisted PLL/DLL- 負責Oscillator相關設計，包括： - LC Oscillator - Ring Oscillator（RO） - VCO／DCO - Frequency Synthesis - Phase Noise／Jitter分析與Budget規劃- 設計以下Clocking相關電路： - Delay Line - Measurement／Ruler Circuit - Phase Interpolator - Calibration／Trim技術- 開發與優化以下Clock Management相關模組： - DCC／DCM／DCA - Clock Tree／Clock Distribution - Clock Management Unit - Low-jitter Clock Generation與Distribution Network- 負責完整Block／IP開發流程，包括： - Architecture Study - Specification定義 - Transistor-level Circuit Design - Simulation - Post-layout Sign-off - Silicon Bring-up與Characterization- 建立Behavioral Model（例如Verilog-A／SystemVerilog），用於： - Loop Dynamic分析 - Spur／Jitter抑制 - System Interaction模擬- 建立Verification Testbench，並驗證以下條件下之性能： - PVT Corner - Mismatch／Monte Carlo - Post-extraction Parasitic- 與Layout／Mask Design團隊合作，包含： - Floorplan建議 - Layout Review - LVS／DRC確認 - Parasitic影響分析- 確保設計符合品質與可靠度要求，包括： - EM／IR - Aging - Overstress 並參與Design Methodology與Sign-off Checklist建立。- 支援IP整合至Testchip，以及Post-silicon Evaluation，包括： - Silicon與Simulation Correlation - First Silicon Bring-up - Root Cause Analysis
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路設計工程師(Clocking) －馬來西亞IC設計企業ID:19538
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備類比／混合訊號IC設計經驗之工程師，負責高效能Analog／Mixed-Signal IP開發，從架構規劃、電路設計、Tape-out到Silicon Bring-up皆需參與。本職務需具備Clocking相關專業技術背景。※職級將依經驗與能力評估。【工作內容】- 設計與Debug以下PLL／DLL架構與電路： - Integer-N - Fractional-N - Analog-based - Digital-assisted PLL/DLL- 負責Oscillator相關設計，包括： - LC Oscillator - Ring Oscillator（RO） - VCO／DCO - Frequency Synthesis - Phase Noise／Jitter分析與Budget規劃- 設計以下Clocking相關電路： - Delay Line - Measurement／Ruler Circuit - Phase Interpolator - Calibration／Trim技術- 開發與優化以下Clock Management相關模組： - DCC／DCM／DCA - Clock Tree／Clock Distribution - Clock Management Unit - Low-jitter Clock Generation與Distribution Network- 負責完整Block／IP開發流程，包括： - Architecture Study - Specification定義 - Transistor-level Circuit Design - Simulation - Post-layout Sign-off - Silicon Bring-up與Characterization- 建立Behavioral Model（例如Verilog-A／SystemVerilog），用於： - Loop Dynamic分析 - Spur／Jitter抑制 - System Interaction模擬- 建立Verification Testbench，並驗證以下條件下之性能： - PVT Corner - Mismatch／Monte Carlo - Post-extraction Parasitic- 與Layout／Mask Design團隊合作，包含： - Floorplan建議 - Layout Review - LVS／DRC確認 - Parasitic影響分析- 確保設計符合品質與可靠度要求，包括： - EM／IR - Aging - Overstress 並參與Design Methodology與Sign-off Checklist建立。- 支援IP整合至Testchip，以及Post-silicon Evaluation，包括： - Silicon與Simulation Correlation - First Silicon Bring-up - Root Cause Analysis
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路工程師(Highspeed IO Buffer)－馬來西亞IC設計企業ID:19537
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備高速類比／混合訊號IC設計經驗之工程師，負責LPDDR6 Memory Interface之高速I/O Analog Buffer電路開發，從架構定義、電路設計、Tape-out到Silicon Bring-up皆需參與。需具備高速Analog I/O設計實務經驗，並曾主導Silicon Proven之相關模組開發。※職級將依經驗與能力評估。【工作內容】- 設計LPDDR6 Memory Interface之高速TX／RX Analog Buffer電路，包括： - Output Driver - Input Receiver - Level Shifter - Termination - Impedance Calibration - Bias與Reference Circuit- 定義並實作Programmable Drive Strength、Slew-rate Control與On-die Termination架構，以符合LPDDR6之電性與Timing需求。- 將System／Interface Spec轉換為： - 電晶體層級（Transistor-level）電路架構 - 詳細設計規格- 負責完整Block／IP開發流程，包括： - Architecture Study - Schematic Design - Pre-layout Simulation - Post-layout Extraction - Sign-off- 建立與維護Verification Testbench，並驗證以下條件下之性能表現： - PVT Corner - Mismatch／Monte Carlo - Aging - Post-extraction Parasitic- 分析高速訊號相關指標，包括： - Eye Margin - Jitter - Timing Skew - Voltage Noise Sensitivity - Simultaneous Switching Effect- 與Layout工程師合作，提供： - Floorplan建議 - Critical Layout Review - Matching／Isolation／Parasitic Control確認- 支援Interface Integration與Sign-off，包括： - PPA（Power／Performance／Area）最佳化 - Reliability Check （EM／IR、Overstress、Aging等）- 支援Testchip與Product Silicon Bring-up、Characterization與Simulation Correlation，並進行： - Root Cause Analysis - ECO修正- 與以下團隊進行跨部門合作： - Digital Design - Verification - Layout - Package - SI／PI - Product - Test Team
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Sr eFUSE Design Engineer－馬來西亞IC設計企業ID:19536
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備eFUSE IP開發經驗之工程師，負責先進製程節點下，量產品質等級（production-grade）eFUSE IP的端到端開發。工作內容涵蓋eFUSE Array架構設計、電路設計、完整Simulation驗證、IP Deliverable產出與品質確認，提供可直接應用於後段SoC整合流程的sign-off-ready eFUSE IP。具Bitcell-level設計知識者佳；有實際Bitcell設計經驗尤佳，但非必要條件。※職級將依經驗與能力評估。【工作內容】- 設計與規劃eFUSE Array電路架構，包括： - Sense Amplifier - Reference Bias - Programming Current Control - Address Decoder - Column Multiplexer - Repair Logic 並確保於所有PVT Corner下皆可正常運作。- 建立並執行完整的eFUSE Macro Simulation計畫，包括： - DC／AC Characterization - Programming／Read Margin分析 - Retention - Endurance - Reliability Corner Simulation（MC／Mismatch／Aging） 並依照產品規格與Foundry Bitcell Model進行驗證。- 建立並驗證所有IP Deliverable與相關文件，包括： - Timing Model（Liberty .lib） - Physical Abstract（LEF／GDS） - Behavioral Model（Verilog） - Datasheet - Application Note 並確認各View之間的一致性與符合交付規範。- 建立並執行IP QC／QA Regression流程，包含： - DRC／LVS／ERC／PEX Sign-off - Formal Verification - Simulation-based Functional Verification 確保IP Release前符合所有Sign-off標準。- 與Foundry及PDK團隊合作，確認： - eFUSE Bitcell Characterization Data - SPICE Model - Process Design Rule 並將Foundry端Bitcell規格與Reliability需求轉換為Array-level設計限制。- 支援eFUSE Macro整合至Testchip，包括： - Test Circuit設計 - Programming／Read測試計畫制定 - Hardware Bring-up - Failure Analysis - Silicon-to-Simulation Correlation
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Sr Standard Cell Design Engineer－馬來西亞IC設計企業ID:19534
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵具備標準元件（Standard Cell Library）開發經驗之工程師，負責先進製程節點下，量產品質等級（production-grade）標準元件庫的端到端開發。工作內容涵蓋電晶體層級設計、多種Vt元件拓樸、Library Characterization、PPA驗證等，提供可直接應用於後段實作流程（Implementation Flow）的完整Library資料。※職級將依經驗與能力評估。【工作內容】- 進行標準元件電路之電晶體層級設計、模擬與分析，包含： - 組合邏輯（Combinational） - 序向邏輯（Sequential） - Clock Cell - Physical Utility Cell 並支援多種Vt版本（HVT／SVT／LVT／ULVT）與不同Drive Strength設計。- 執行Layout與製程節點轉換（process-node-shift）相關作業，並協助： - Layout clean-up - DRC／LVS檢查 - EM／IR rule確認 - Cell level寄生效應（Parasitic）分析- 建立並執行Characterization Flow，產出完整Library Model與View，包括： - Timing（NLDM／CCS／ECSM） - Power（Dynamic／Leakage／Internal） - Noise - Variation-aware model（LVF／SOCV／POCV） 並確認 Liberty／LEF／GDS 之間的一致性。- 建立並執行QA Regression流程，確認Library品質與Cell Robustness，包括： - Noise Margin - Drive Strength - X-propagation - Scan／DFT Cell正確性 並透過 PrimeTime 或 Tempus 執行 STA Correlation，驗證模型於實際PD Flow中的準確性。- 主導標準元件Library IP整合至Testchip，包含： - Testchip電路設計 - 測試計畫制定 - Hardware bring-up與Debug支援- 執行Pre/Post Silicon Correlation與Model／Design最佳化，針對First Silicon問題進行Root Cause Analysis，並改善Yield與Robustness。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【台北】電氣設計工程師(伺服器風扇)※英文必須※－日系綜合精密零件製造商ID:19414
面議台北工作內容
【工作內容】・負責伺服器、電源（PSU）、網通設備用散熱風扇之電氣設計與開發・進行馬達相關電路設計、控制設計、性能評估與技術改善・配合產品需求進行風扇馬達驅動、控制特性、可靠度等測試與驗證・分析並改善產品於風量、靜壓、噪音、耐久性等方面之表現・與機構、品質、採購、製造等部門合作，推進量產導入與問題改善・以英文進行技術需求確認、設計文件作成與跨國溝通【魅力】・核心技術職，直接參與散熱風扇性能與電氣控制技術開發・可累積馬達、控制、驗證到量產導入之完整實務經驗・可在國際化環境中活用英文能力並提升專業深度
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【公司福利】
・年終獎金2次，約2個月（業績連動）
・餐費津貼（包含於薪資中）
・年度公司旅遊／餐會
・提供公務車
・福委會（三節禮卷／婚喪喜慶補助 等）
・忘年會
・年度健檢【遠端】Senior IP Logic Design－馬來西亞IC設計企業ID:19399
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務說明】此職位擔任 資深 IP 邏輯設計工程師。工程師將負責邏輯設計與實作、微架構定義、RTL 編碼、IP 版本發佈、高速時序收斂，以及與跨部門團隊合作以確保專案符合規格要求。工作內容亦包含透過 black box 與 white box 驗證、FPV 驗證、功能驗證及 emulation 等方式進行功能驗證。【工作內容】• IP 設計職責・定義並設計 Unit Level / Layer Level 的 IP 設計，確保在先進製程節點下可達成高頻率需求並完成 timing convergence。・撰寫測試計畫（test plan）以完整覆蓋設計需求。• IP 品質職責・能夠執行設計驗證流程，例如 FPV、Lintra、CDC 等工具。• IP Release・依據專案分配負責 IP 版本發佈並提供給客戶。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】初級/資深 電路工程師（Circuit Engineer）－馬來西亞IC設計企業ID:19398
面議その他工作內容
【職務說明】加入我們，一同引領電路工程的革新。這個職位適合渴望與公司一同成長的人才，能夠面對複雜技術挑戰並開創下一世代電路的前沿解決方案。亦歡迎 Junior 及應屆畢業生應徵。對於職涯初期的工程師而言，這將是一個能在資深工程師指導下成長的絕佳機會。【Junior 初級 工作內容】• 使用先進 CMOS 技術與 EDA 工具設計並實作高速介面與複雜混合訊號電路。• 設計 IO 電路模組，例如補償電路、參考電壓、發射器與接收器。• 子模組包含但不限於高速序列化與反序列化器、高速電平轉換器、predriver、driver、Feed Forward Equalization、DFE、CTLE。• 電路模組需通過嚴格的品質與可靠度驗證，如 EM-IR、Aging、Overstress。• 執行初步 SI（Signal Integrity）分析並建立 IBIS／IBIS-AMI 模型。• 使用 Prime-Time 或同等方法完成 Timing closure。• 負責序列與並列介面相關設計。• 與 Mask 設計工程師密切合作完成實體設計，並協助進行矽晶評估。【Senior 資深 工作內容】• 使用先進 CMOS 技術與 EDA 工具設計並實作高速介面與複雜混合訊號電路。• 設計 IO 電路模組，例如補償電路、參考電壓、發射器與接收器。• 子模組包含但不限於高速序列化與反序列化器、高速電平轉換器、predriver、driver、Feed Forward Equalization、DFE、CTLE。• 電路模組需通過嚴格的品質與可靠度驗證，如 EM-IR、Aging、Overstress。• 執行初步 SI（Signal Integrity）分析並建立 IBIS／IBIS-AMI 模型。• 使用 Prime-Time 或同等方法完成 Timing closure。• 負責序列與並列介面設計。• 與 Mask 設計工程師密切合作完成實體設計，並協助進行矽晶評估。• 進行架構研究、電路設計與模擬、Floor-planning、指導 Mask 設計工程師、可靠度驗證與晶片 bring-up。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪