Overview

• Salary

  Negotiable

• Industry

  半導體製造業, 被動電子元件製造業, 光電材料・元件製造業, 其他

• Job Description

  【工作模式】
  依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。
  
  【職務內容】
  誠徵Library Design Engineer，負責先進製程節點（Leading-Edge Process Node）Production-Grade Standard Cell Library 的完整開發流程。
  
  此職務需主導 Transistor-Level Design、多種 Vt Cell Topology、完整 Characterization 與 PPA 驗證，提供可正式 Sign-off 的 Library View 給下游實作流程使用。
  
  ※職級將依經驗與能力評估。
  
  【工作內容】
  • 進行 Standard Cell 電路之 Transistor-Level 設計、Simulation 與分析，涵蓋 Combinational、Sequential、Clock 與 Physical Utility Cell，並支援多種 Vt（HVT／SVT／LVT／ULVT）與不同 Drive Strength。
  
  • 執行 Layout Process-Node-Shift，指導 Layout Clean-up 與 Review，確保符合 DRC／LVS、EM／IR 規範及 Cell-Level Parasitic 考量。
  
  • 定義並執行 Characterization Flow，產出完整 Library View 與 Model，涵蓋 Timing（NLDM／CCS／ECSM）、Power（Dynamic／Leakage／Internal）、Noise 與 Variation-Aware Model（LVF／SOCV／POCV）；並確保 Liberty、LEF、GDS 一致性。
  
  • 建立並執行 QA Regression，驗證 Library 品質；確認 Cell Robustness（Noise Margin、Drive Strength、X-Propagation、Scan／DFT Cell Correctness），並透過 PrimeTime 或 Tempus 執行 STA Correlation，驗證模型於實際 PD Flow 中的準確性。
  
  • 主導 Standard Cell Library IP 整合至 Testchip，包含 Testchip Circuit 與 Test Plan 開發，並支援 Hardware Bring-up 與 Debug。
  
  • 執行 Pre／Post-Silicon Correlation 與 Model／Design Optimization；針對 First Silicon 問題進行 Root Cause Analysis，並推動 Yield 與 Robustness 改善。