職缺概要

• 薪資

  面議

• 產業類別

  半導體製造業, 被動電子元件製造業, 光電材料・元件製造業, 其他

• 工作内容

  【工作模式】
  依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。
  
  【職務內容】
  誠徵Sr Analog Circuit Design Engineer (Clocking)，負責開發高效能類比／混合訊號 IP，涵蓋從架構設計、Tapeout 到 Silicon Bring-up 的完整流程。
  
  此職務需具備以下 Clocking 領域之專業經驗。
  
  ※職級將依經驗與能力評估。
  
  【工作內容】
  • 設計與除錯 PLL／DLL 架構及相關電路（包含 Integer／Fractional-N；Analog 或 Digital-Assisted 架構）。
  
  • 振盪器（Oscillator）設計：包含 LC 或 Ring Oscillator（RO）VCO／DCO、Frequency Synthesis、Phase Noise／Jitter 分析與 Budget 規劃。
  
  • Delay Line、Measurement／Ruler Circuit、Phase Interpolator，以及 Calibration／Trim 技術開發。
  
  • DCC／DCM／DCA、Clock Tree／Distribution 與 Clock Management Unit 設計；負責低 Jitter Clock 產生與分配網路。
  
  • 獨立負責完整 Block／IP 開發流程：包含架構研究、規格制定、Transistor-Level Design、Simulation、Post-Layout Sign-off 與 Silicon Bring-up／Characterization。
  
  • 進行 Behavioral Modeling（例如 Verilog-A／SystemVerilog），用於分析 Loop Dynamics、Spur／Jitter 抑制及 System Interaction。
  
  • 建立 Verification Test Bench，並驗證 PVT Corner、Mismatch／Monte Carlo（適用時）及 Post-Extraction Parasitics 下的電路表現。
  
  • 與 Layout／Mask Designer 密切合作：包含 Floorplan 建議、Layout Review，以及確保 LVS／DRC Clean 與寄生效應考量。
  
  • 符合品質與可靠度要求（例如 EM／IR、Aging／Overstress），並協助建立 Robust Design Methodology 與 Sign-off Checklist。
  
  • 支援 IP 整合至 Testchip，以及 Post-Silicon Evaluation，包含與 Simulation 結果比對、First Silicon Bring-up 的 Root Cause Analysis 等工作。