職缺概要

• 薪資

  面議

• 產業類別

  半導體製造業, 被動電子元件製造業, 光電材料・元件製造業, 其他

• 工作内容

  【工作模式】
  依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。
  
  【職務內容】
  誠徵具備類比／混合訊號IC設計經驗之工程師，負責高效能Analog／Mixed-Signal IP開發，從架構規劃、電路設計、Tape-out到Silicon Bring-up皆需參與。
  ※職級將依經驗與能力評估。
  
  【工作內容】
  - 負責Reference Generation相關電路設計，包括：
  - Bandgap
  - Bias Circuit
  - Reference Voltage／Current
  並開發高精度、低雜訊（Low-noise）設計技術。
  
  - 設計低Offset／低Noise Voltage Regulator（LDO）與Stability／Compensation Network，並進行：
  - PSRR最佳化
  - Transient Response最佳化
  
  - 開發Voltage／Power Monitoring相關電路，包括：
  - Droop Detection
  - Voltage Detector
  - PowerGood
  - POR（Power-on Reset）
  - Analog Sensing
  - Housekeeping Block
  
  - 開發Power Management相關模組，包括：
  - Linear Power Block
  - Switching-adjacent Block
  - Charge Pump
  等SoC／PHY環境相關電路。
  
  - 設計與支援ADC／DAC相關模組與Analog Support Circuit，包括：
  - Sampling
  - Reference Circuit
  - Amplifier／Comparator
  - Clocking
  
  - 設計與驗證Voltage／Temperature Sensor，包括：
  - Bandgap與PTAT-based Temperature Sensing
  - Process Corner Detection Circuit
  - Sensor Readout
  - Digitization
  - Calibration技術
  
  - 負責完整Block／IP開發流程，包括：
  - Architecture Study
  - Specification定義
  - Transistor-level Circuit Design
  - Simulation
  - Post-layout Sign-off
  - Silicon Bring-up與Characterization
  
  - 建立Verification Testbench，並驗證以下條件下之性能：
  - PVT Corner
  - Mismatch／Monte Carlo
  - Post-extraction Parasitic
  
  - 與Layout／Mask Design團隊合作，包含：
  - Floorplan建議
  - Layout Review
  - LVS／DRC確認
  - Parasitic影響分析
  
  - 確保設計符合品質與可靠度要求，包括：
  - EM／IR
  - Aging
  - Overstress
  並參與Design Methodology與Sign-off Checklist建立。
  
  - 支援IP整合至Testchip，以及Post-silicon Evaluation，包括：
  - Silicon與Simulation Correlation
  - First Silicon Bring-up
  - Root Cause Analysis