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【遠端】DFT邏輯設計工程師（Senior／Staff）- 馬來西亞IC設計企業ID:19938
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】我們正在尋找具經驗的Senior／Staff DFT Logic Design Engineer，在Design for Testability（DFT）領域支援公司的ASIC、SoC及IP開發。工程師將負責定義DFT Architecture、實作及驗證DFT功能、在RTL Level整合Scan及BIST Structure，並從設計階段至Silicon Bring-up推動Fault Coverage。此職位需與RTL、Verification、Physical Design及Test Engineering團隊密切合作，為Digital IP及ASIC產品提供高品質的DFT Implementation。※職級將依經驗與能力評估。【工作內容】1. DFT Architecture & Planning DFT架構與規劃・負責定義Digital IP及ASIC專案的DFT Architecture，包括Scan Insertion Strategy、Compression Ratio、JTAG／IEEE 1149.1 Boundary Scan、MBIST／LBIST Planning及DFT Microarchitecture。・在整個Design Cycle中撰寫並維護DFT Specification。・主導各項DFT功能的Implementation及Verification規劃與執行。2. DFT RTL Design & Integration DFT RTL設計與整合・開發及整合DFT RTL（SystemVerilog／Verilog），包括Scan Wrapper、Scan Controller、BIST Controller、Test Access Port（TAP）及Clock／Reset Control Logic。・針對IP及ASIC專案執行Memory BIST Logic的Insertion、Integration及Verification。・確保DFT Structure符合Synthesis要求、完成Timing Closure，且不影響Functional Performance或Power。3. Scan, ATPG & Verification Scan、ATPG與驗證・實作Scan Architecture，包括Scan Chain Stitching、Scan Controller Generation、Test Compression及Scan Timing Closure。・執行ATPG，產生並驗證Stuck-at、Transition、Path-delay及Cell-aware Fault Pattern Set。・執行Gate-level Simulation（GLS），驗證Scan Design。・產生DFT相關資料，包括MBIST Pattern、ATPG Pattern、Scan Constraint、Timing Constraint、BSDL File及相關文件。・達成並完成目標Fault Coverage指標的Sign-off。4. Design Quality & Validation 設計品質與驗證・與RTL Designer合作建立DFT-aware Coding Guideline。・執行DFT Rule Checking、CDC Analysis、Lint及Static Quality Check，在Design Cycle初期發現並解決Testability Violation。・在Implementation及Timing Closure階段，透過LEC及STA支援Netlist Validation。・在Tape-out前解決DFT相關ECO。5. JTAG & Boundary Scan JTAG與Boundary Scan・設計並驗證TAP Controller。・在IP及SoC Level實作並驗證JTAG／Boundary Scan Architecture。・產生BSDL File並支援Boundary Scan Verification。6. Post-Silicon & Manufacturing Support Post-Silicon與量產支援・支援Post-silicon Validation、Silicon Power-on、ATE Bring-up及High-volume Manufacturing Testing。・與Test Engineer合作進行ATPG Pattern Debug、分析Yield Data，並找出與RTL或Physical Design問題相關的Root Cause。・支援Test Pattern Bring-up及Production Test相關作業。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Design Verification Engineer(ASIC)－馬來西亞IC設計企業ID:19397
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務說明】我們正在尋找一位具備豐富經驗及深厚技術能力的Design Verification Engineer，負責複雜且次世代Application-Specific Integrated Circuit（ASIC）的Pre-silicon Verification技術領導工作。此職位在推動Verification品質、制定技術方向及培育當地人才方面扮演重要角色。※職級將依經驗與能力評估。【工作內容】・Verification Strategy & Ownership：針對複雜Digital ASIC Block或Full Chip，定義、執行並主導整體Verification Strategy及Test Plan開發，包括Functional、Coverage及Performance，以確保Tape-out前具備穩健的品質。・Advanced UVM Testbench：使用SystemVerilog設計、開發及維護先進且可重複使用的UVM-based Verification Environment，以支援Constrained-random及Coverage-driven Verification。・C／C++ Programming：開發C／C++ Test Case及Firmware Test Case，透過DPI-C進行高效率的Hardware／Software Co-verification。・Execution and Triage：實際執行Verification Plan，包括Test Case開發、Regression Management、Triage，以及針對RTL及Gate-level Simulation中的Functional Bug進行專業Root-cause Analysis。・Coverage and Sign-off：推動並達成完整的Functional及Code Coverage Closure目標，使用進階技術、撰寫複雜Assertion（SVA），並確保符合Formal Verification要求。・Technical Mentorship：擔任Subject Matter Expert，並指導Junior及Intermediate Verification Engineer，在團隊中推動Coding、Methodology及Debug Technique的最佳實務。・Flow Improvement：評估、選擇及開發新的Verification Methodology、Tool及Flow，例如Formal Verification、Emulation，以提升整體團隊的生產力及品質。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】電路設計工程師（Senior／Staff／Principal）－馬來西亞IC設計企業ID:19398
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。※職級將依經驗與能力評估。【工作內容】・使用先進CMOS技術及EDA工具，設計並實作高速介面及複雜Mixed-Signal電路。・設計I/O Block，例如Compensation Circuit、Reference Voltage、Transmitter及Receiver。・Sub-block包括但不限於High-speed Serializer／Deserializer、High-speed Level Shifter、Predriver、Driver、Feed Forward Equalization（FFE）、DFE及CTLE。・確保Block通過嚴格的品質及可靠度驗證，例如EM-IR、Aging及Overstress。・執行初步SI分析，以及建立IBIS／IBIS-AMI模型。・使用PrimeTime或同等方法完成Timing Closure。・負責Serial及Parallel Interface。・與Mask Designer密切合作，完成Physical Design，並協助Silicon Evaluation。・執行Architecture Study、Circuit Design與Simulation、Floor-planning、指導Mask Designer、Reliability Verification及Silicon Bring-up。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】先進封裝與電路板團隊（Senior／Staff／Principal）- 馬來西亞IC設計企業ID:19936
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】Advanced Package & Board Team將負責領導先進IC封裝及板級解決方案的設計、開發與實作，以實現高效能、具成本效益且高可靠度的晶片產品。此職位需要具備跨多個工程領域的強大技術領導能力，包括Substrate／Interposer設計、Board Design、SI／PI／Thermal Analysis及製造端介面，同時推動與Silicon Design、System Architecture以及OSAT／EMS合作夥伴之間的跨部門合作。將負責制定並執行公司的封裝及Board Technology Roadmap，以支援下一世代Chiplet-based Architecture、2.5D／3D整合及異質整合系統。。※職級將依經驗與能力評估。【工作內容】1. Leadership & Strategy領導與策略・領導Advanced Package & Board Design Team，包括Substrate、Interposer及PCB Design Engineer。・制定並執行與公司Silicon Product Roadmap一致的封裝及Board Technology Strategy。・建立先進封裝的設計及驗證方法，例如2.5D、Fan-out、Chiplet Integration。・推動Thermal Management、Signal Integrity及Power Delivery最佳化相關創新。2. Technical Execution技術執行・監督Interposer、Substrate及System Board從概念設計至量產Release的設計與驗證。・運用最先進的封裝技術，指導Chiplet、HBM及被動元件的整合。・確保SI／PI、Mechanical及Thermal Analysis達到Design Sign-off所需的可靠程度。・與Silicon Design Team合作進行Bump Assignment、Die Floorplanning及Package Co-design。・管理用於System Bring-up、Test Platform及Reference Design的Board-level Design。3. Supplier & Ecosystem Management供應商與生態系管理・與OSAT、Substrate供應商及PCB製造商合作並進行資格認證，以確保品質與良率。・與EDA供應商合作建立Design Automation Flow及DRC Verification。・與製造合作夥伴推動技術移轉及Pilot Run。4. Project & People Management專案與人員管理・規劃資源、時程及預算，以確保封裝及Board Design Project準時交付。・建立並指導高績效團隊，使團隊具備Electrical、Mechanical及Materials Engineering等跨領域專業能力。・促進Silicon、Test、Reliability及Operations團隊之間的合作。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端工作】片上網路微架構師 (NoC) - 馬來西亞IC設計企業ID:19935
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】負責互連 Fabric 端到端的微架構，從拓樸與協定定義，到可供 RTL 實作的微架構、效能以及實體實作收斂。這是一個高度技術導向的領導職位，適合曾設計量產 NoC／Coherent Fabric IP（工作內容可比擬 Arteris、Baya Systems 等公司），並希望定義先進晶片核心 Fabric 的人才。※職級將依經驗與能力評估。【工作內容】・Fabric 微架構：負責 Coherent 與 Non-coherent NoC Fabric 的微架構，包括 Router／Switch、Network Interface Unit、Buffer 及 Link，從概念設計到晶片實現。・拓樸與分割（Topology & Partitioning）：定義網路拓樸（Mesh、Ring、Torus、Crossbar、Tree、Hierarchical），並進行 Fabric 分割，以達成頻寬、延遲、面積與功耗目標。・Flow Control 與 QoS：設計 Flow Control、Virtual Channel、Arbitration 及 QoS／Priority 機制；確保整個網路不發生 Deadlock、Livelock 及 Starvation。・協定與一致性（Protocols & Coherency）：定義 AMBA AXI／ACE／ACE-Lite／AHB／APB 及 CHI 之間的協定處理與橋接，以及 Cache Coherency（MOESI 等級）與 Memory Ordering 語意。・Chiplet 與 Die-to-Die：將 Fabric 延伸至不同 Die，包括 Die-to-Die Link、UCIe／Chiplet Interface 及 Multi-die Coherency，以支援可擴充的 Chiplet 系統。・效能建模（Performance Modeling）：建立並推動效能模型（分析模型及 Cycle-accurate／SystemC），執行 Traffic 與 Workload 分析，並在實際壅塞條件下達成頻寬／延遲預算。・實體設計認知（Physical Awareness）：與 Physical Design 團隊合作，針對 Floorplan-aware、Physically-aware Topology、Timing Closure、Wire Congestion 及 Pipelining 進行設計，以支援高頻率、大型 Die 實作。・技術領導（Technical Leadership）：推動微架構規格、Design Review 及 Trade-off 分析；指導 RTL、DV 與 Integration 團隊完成正確且高品質的實作。・跨團隊 NoC Flow：與硬體及軟體團隊密切合作，定義、改善並自動化端到端的 NoC 建立與最佳化流程，從架構及拓樸擷取，到 Configuration、Generation 及 Performance Tuning。・客戶與 SoC 團隊合作：直接與客戶及內部 SoC 團隊合作，將系統需求轉換為 Fabric Configuration，並取得 Design Win。・Design Review 與最佳化：審查、Benchmark 並提出拓樸及 Configuration／Setting 變更建議，以針對頻寬、延遲、面積及功耗，最佳化內部 Fabric Design 與外部（客戶）NoC Design。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路工程師(Highspeed IO Buffer)－馬來西亞IC設計企業ID:19537
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】招募具經驗的 Sr Analog Circuit Design Engineer (Highspeed IO Buffer LPDDR6)，負責開發 LPDDR6 Memory Interface 用高速 High-Speed I/O 類比 Buffer 電路，涵蓋從架構定義、Tapeout 到 Silicon Bring-up 的完整流程。此職務需具備高速類比 I/O 設計實務經驗，並曾獨立負責 Silicon-Proven Block 開發。※職級將依經驗與能力評估。【工作內容】• 設計 LPDDR6 Memory Interface 用高速 TX／RX 類比 Buffer 電路，包含 Output Driver、Input Receiver、Level Shifter、Termination、Impedance Calibration、Biasing 及 Reference Circuit。• 定義並實作可程式化 Drive Strength、Slew-Rate Control 及 On-Die Termination 架構，以符合 LPDDR6 電氣與 Timing 規格需求。• 將系統與介面規格轉換為詳細的 Transistor-Level 電路架構與設計規格。• 獨立負責完整 Block／IP 開發流程：包含架構研究、Schematic Design、Pre-Layout Simulation、Post-Layout Extraction 與 Sign-off。• 建立並維護 Verification Test Bench，驗證 PVT Corner、Mismatch／Monte Carlo、Aging 及 Post-Extraction Parasitics 下的電路表現。• 分析高速訊號相關性能指標，例如 Eye Margin、Jitter、Timing Skew、Voltage Noise Sensitivity 及 Simultaneous Switching Effects。• 與 Layout Engineer 密切合作，提供 Floorplan 建議、Review Critical Layout，並確保 Matching、Isolation 與寄生效應控制。• 支援介面整合與 Sign-off：包含 PPA（Power／Performance／Area）最佳化及可靠度檢查（例如 EM／IR、Overstress、Aging）。• 支援 Testchip 與產品晶片的 Silicon Bring-up、Characterization 及與 Simulation 結果比對；必要時執行 Root Cause Analysis 與 ECO 修正。• 與 Digital Design、Verification、Layout、Package、SI／PI、Product 及 Test Team 進行跨部門合作。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【新竹】海外案件配管設計工程師※英文必須※－日系水處理設備大廠ID:19505
55,000 NTD ~ 70,000 NTDその他, 新竹工作內容
日系大型水處理工程公司誠徵「設計工程師（海外對應）」，負責海外半導體工廠水處理設備之配管設計業務。以海外專案為主，從設計到現場技術支援皆可參與，是可在國際環境中發展的工程師職缺。【工作內容】・負責海外案件（德國、美國、新加坡、東南亞等地）的設計業務・與馬來西亞、泰國、越南等海外集團公司進行業務協作（使用英文）・承接訂單後的設計業務（配管設計、Unit設計、空間管理）・客戶對應、會議溝通、流程圖（Flow Sheet）製作、配置設計・採購安排設計、結構設計、現場施工技術支援・各類技術文件的製作與管理・依專案需求，需配合海外長期出差（數個月至2年左右）
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【公司福利】
・餐費津貼
・員工旅遊（例：泰國）
・升遷制度
・獎金（一年1次，平均2～3個月左右）
・出差津貼
・員工聚餐