職缺概要

• 薪資

  面議

• 產業類別

  半導體製造業, 被動電子元件製造業, 光電材料・元件製造業, 其他

• 工作内容

  【工作模式】
  依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。
  
  【職務內容】
  Sr Analog Circuit Design Engineer (High-Speed I/O)
  
  誠徵Sr Analog Circuit Design Engineer (High-Speed I/O)，負責開發高效能類比／混合訊號 IP，涵蓋從架構設計、Tapeout 到 Silicon Bring-up 的完整流程。
  
  此職務需具備以下 High-Speed I/O 領域之專業經驗。
  
  ※職級將依經驗與能力評估。
  
  【工作內容】
  • 設計 TX／RX、高速類比前端（Analog Front-End）、Serializer／Deserializer、高速 Level Shifter、Predriver／Driver，以及 Termination／Impedance Calibration 等模組。
  
  • Equalization 技術設計：包含 Feed-Forward Equalization（FFE）、DFE、CTLE 及相關 Adaptation／Control Loop。
  
  • 支援高速介面 Clocking 設計，例如 CDR 互動、低 Jitter Clock 產生與分配等 PHY 相關功能。
  
  • 進行 SI（Signal Integrity）分析，建立／驗證 IBIS／IBIS-AMI Model；執行 Channel Characterization（Insertion Loss、Return Loss、Crosstalk）及 Eye Diagram Margin 評估。
  
  • 獨立負責完整 Block／IP 開發流程：包含架構研究、規格制定、Transistor-Level Design、Simulation、Post-Layout Sign-off 與 Silicon Bring-up／Characterization。
  
  • 建立 Verification Test Bench，並驗證 PVT Corner、Mismatch／Monte Carlo（適用時）及 Post-Extraction Parasitics 下的電路表現。
  
  • 與 Layout／Mask Designer 密切合作：包含 Floorplan 建議、Layout Review，以及確保 LVS／DRC Clean 與寄生效應考量。
  
  • 支援高速介面整合與 Sign-off：包含 PPA（Power／Performance／Area）最佳化、可靠度檢查（例如 EM／IR、Aging／Overstress）及 Timing Closure 協作。
  
  • 支援 IP 整合至 Testchip，以及 Post-Silicon Evaluation，包含與 Simulation 結果比對、First Silicon Bring-up 的 Root Cause Analysis 等工作。