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16個職缺: 光電材料・元件製造業
【台中】研發主管※語言不拘※－日系知名照明設備造業ID:19858
60,000 NTD ~ 100,000 NTD台中工作內容
【工作內容】・LED燈用電源模組/機構研發方案提出・解析EMC/EMI等安規對策，設計、修改產品的安規測試與規範・研讀安規相關法規並應用・指導、檢閱並負責產品設計與變更的認可・積極開發新產品並分析技術、資源成本與市場需要，以評估計畫可行性・分派、指導、評估團隊的工作，並監督團隊的工作效能・協助配合EMI解決電源EMI問題・具專案工作進度控管，能確保開發團隊及時達成進度工作之控管能力・熟悉LED燈具照明結構與開發流程及工程開發相關專業技術指導能力・需要先在工廠實習
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【公司福利】
・年終獎金: 視公司營運發放
・每年調薪 :視個人事考核績效
・語言津貼
・員工制服
・教育訓練
・員工聚餐、尾牙活動
・健康檢查【台中】國內業務主管※語言不拘※－日系知名照明設備造業ID:19857
50,000 NTD ~ 70,000 NTD台中工作內容
【工作內容】・負責國內業務接洽及訂單處理，推展公司業務達成年度業務目標 ・主管年度業務策略目標，產品通路行銷計畫，規劃並溝通部門年度計畫・負責產品報價及產品展示，業務推展，傳達及說明公司各項業務重大訊息、活動及產品・開發潛在客戶，拓展市場，以達成業績目標・LED照明市場資訊收集/分析：客戶市場需求趨勢收集・具備新市場開發與專案管理能力・開發新產品提案・規劃國內外之各項展覽活動・擬定新產品價格與型錄・需要熟悉公司產品，需有機械相關知識並且有一定程度的認知，能與客人充份說明溝通・需要先在工廠實習
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【公司福利】
・年終獎金: 視公司營運發放
・每年調薪 :視個人事考核績效
・語言津貼
・員工制服
・教育訓練
・員工聚餐、尾牙活動
・健康檢查【台中】高級品保工程師※語言不拘※－日系知名照明設備造業ID:19856
50,000 NTD ~ 60,000 NTD台中工作內容
【工作內容】・分析及解釋藍圖、數據、手冊和其他材料，以確定規格、檢驗程序、測試程序、調整方法、檢定方法等・檢驗流程規劃檢驗規範・製程不良分析及提案改善處理・退貨品及報廢品判定處理・品質會議與品質教育訓練 ・IQC電子零件・需要先在工廠實習
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【公司福利】
・年終獎金: 視公司營運發放
・每年調薪 :視個人事考核績效
・語言津貼
・員工制服
・教育訓練
・員工聚餐、尾牙活動
・健康檢查【台中】電商營運主管※語言不拘※－日系知名照明設備造業ID:19855
55,000 NTD ~ 65,000 NTD台中工作內容
【工作內容】・行銷活動規劃整合，團隊工作分配並掌握活動執行進度，並擬定具體執行方案・品牌電商/會員行銷/大型電子商務平台，合作通路建置開發與營運管理、跨境電商經營 ・網路行銷策略擬定、執行與成效分析調整・行銷活動排程，規劃商品活動設計與發想・負責行銷企劃案的規劃，籌備與執行公司內外的行銷活動與通路活動・具備相關合作洽談溝通能力・網路通路市場經營，電商網購網站拓展
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【公司福利】
・年終獎金: 視公司營運發放
・每年調薪 :視個人事考核績效
・語言津貼
・員工制服
・教育訓練
・員工聚餐、尾牙活動
・健康檢查【遠端】資深記憶體電路設計工程師 (Memory Circuit)－馬來西亞IC設計企業ID:20064
面議新竹工作內容
【工作模式】錄取後初期將於台灣採遠端工作模式，待台灣的新竹分公司正式設立後，預計需至新竹辦公室上班。台灣據點預計於明年上半年成立，實際辦公地點及到職安排將依公司規劃調整。【職務概要】負責ASIC／SoC數位IC的RTL設計與功能驗證，在資深工程師或技術主管的指導下，依據既定的微架構規格進行RTL模組設計、實作及驗證。此職位著重於扎實的RTL設計基礎、逐步提升獨立作業能力，以及持續熟悉完整的前端IC設計流程。不要求獨立定義完整微架構，但需能依據明確的設計規格完成RTL實作，並主動發現及回報設計問題。【工作內容】1. RTL設計與實作・使用SystemVerilog／Verilog進行可合成RTL程式碼撰寫。・依據微架構規格完成指定RTL模組設計。・運用同步電路設計原理，包含Clock、Reset及Valid／Ready Handshake機制。・了解基本跨時脈域（CDC）設計概念，包括Clock Domain辨識及Synchronizer應用。・依照團隊Coding Guideline撰寫易讀、易維護的RTL程式碼。・了解RTL Coding Style對合成後晶片面積及時序表現的影響。2. 微架構設計與實作・閱讀並依據詳細的微架構規格文件進行RTL實作。・運用APB、AHB-Lite等匯流排協定，並了解AXI4基本概念。・了解FIFO、簡易Arbiter及基本Data Path元件設計。・熟悉Register File設計及CSR（Control／Status Register）配置。・參與Design Review，逐步培養辨識設計邊界條件（Corner Case）的能力。3. 功能驗證與模擬・使用SystemVerilog撰寫Directed Testbench，驗證所負責的RTL模組。・使用VCS、Questa或Icarus Verilog等模擬工具進行Simulation及除錯。・使用Verdi、DVE或其他Waveform工具進行波形分析與Debug。・了解UVM基本架構，包括Agent、Sequence及Scoreboard。・撰寫SVA（SystemVerilog Assertions），驗證關鍵介面的設計行為。・了解Functional Coverage概念，並能於Testbench中加入Coverage Point。4. 設計檢查與Sign-off流程・閱讀基本STA（Static Timing Analysis）報告，了解Setup／Hold Violation。・了解Lint檢查流程，並處理常見的Spyglass Warning。・了解DFT Scan Chain的基本概念。・逐步熟悉CDC Analysis及Synchronizer Insertion。5. EDA工具應用・使用至少一種RTL模擬工具進行設計驗證。・接觸並學習業界常見EDA工具，包括：Synopsys VCSQuesta／Icarus VerilogSynopsys Design Compiler（DC）SpyglassVerdi／DVE6. Script與自動化・使用Python或Shell Script撰寫基本自動化程式，減少重複性Simulation作業。・修改及維護既有的Makefile、Tcl執行腳本。・透過程式自動解析、彙整Simulation Log。【職涯發展】本職位將由資深工程師或技術主管提供技術指導，初期以指定RTL模組的設計、實作及驗證為主要工作。預期於到職後12～18個月內，逐步提升獨立作業能力，累積完整前端IC設計流程經驗，並朝向能獨立負責IP模組設計及驗證的資深工程師發展。
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
退休金
【公司福利】
・績效獎金
・年度調薪【遠端】資深記憶體電路設計工程師 (Memory Circuit)－馬來西亞IC設計企業ID:19541
面議新竹工作內容
【工作模式】錄取後初期將於台灣採遠端工作模式，待台灣的新竹分公司正式設立後，預計需至新竹辦公室上班。台灣據點預計於明年上半年成立，實際辦公地點及到職安排將依公司規劃調整。【職務內容】誠徵具備記憶體電路設計經驗之工程師，負責高效能、低功耗SRAM及／或多埠Register File（RF）Macro設計與驗證，並整合至Memory Compiler系統中。本職務將負責從規格定義、電晶體層級設計、Simulation到Silicon Correlation之完整開發流程。【工作內容】- 負責SRAM及／或多埠Register File（RF）之電晶體層級（Transistor-level）電路設計，包括： - Bitcell - Peripheral Circuit- 定義Memory Architecture／Topology，以達成以下目標： - Power - Performance - Area - Yield - Vmin- 執行Schematic Capture與SPICE Simulation，包括： - PVT Corner - Monte Carlo Analysis 並完成Read／Write Margin收斂。- 分析與優化關鍵路徑，包括： - Decoder - Wordline Driver - Sense Amplifier - Write Driver - IO Circuit 以提升速度與穩定性。- 製作Margin／Performance分析報告，並追蹤Design Closure相關指標。- 執行Post-layout Verification，包括： - Extraction - Sign-off Simulation 並與Layout團隊合作完成Pitch-matched Array設計。- 與以下團隊合作： - Design Automation Team - Software Team - EDA Vendor- 將Memory Circuit整合至Memory Compiler系統中。- 自動化產生與建立以下Collateral View與Model： - Liberty - LEF - Verilog - Timing／Power Model- 支援Silicon Bring-up、Characterization與Simulation-to-Silicon Correlation。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【新竹】Senior IP Logic Design－馬來西亞IC設計企業ID:19399
面議新竹工作內容
【工作模式】錄取後初期將於台灣採遠端工作模式，待台灣的新竹分公司正式設立後，預計需至新竹辦公室上班。台灣據點預計於明年上半年成立，實際辦公地點及到職安排將依公司規劃調整。【職務說明】此職位擔任 資深 IP 邏輯設計工程師。工程師將負責邏輯設計與實作、微架構定義、RTL 編碼、IP 版本發佈、高速時序收斂，以及與跨部門團隊合作以確保專案符合規格要求。工作內容亦包含透過 black box 與 white box 驗證、FPV 驗證、功能驗證及 emulation 等方式進行功能驗證。【工作內容】• IP 設計職責・定義並設計 Unit Level / Layer Level 的 IP 設計，確保在先進製程節點下可達成高頻率需求並完成 timing convergence。・撰寫測試計畫（test plan）以完整覆蓋設計需求。• IP 品質職責・能夠執行設計驗證流程，例如 FPV、Lintra、CDC 等工具。• IP Release・依據專案分配負責 IP 版本發佈並提供給客戶。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】DFT邏輯設計工程師（Senior／Staff）- 馬來西亞IC設計企業ID:19938
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】我們正在尋找具經驗的Senior／Staff DFT Logic Design Engineer，在Design for Testability（DFT）領域支援公司的ASIC、SoC及IP開發。工程師將負責定義DFT Architecture、實作及驗證DFT功能、在RTL Level整合Scan及BIST Structure，並從設計階段至Silicon Bring-up推動Fault Coverage。此職位需與RTL、Verification、Physical Design及Test Engineering團隊密切合作，為Digital IP及ASIC產品提供高品質的DFT Implementation。※職級將依經驗與能力評估。【工作內容】1. DFT Architecture & Planning DFT架構與規劃・負責定義Digital IP及ASIC專案的DFT Architecture，包括Scan Insertion Strategy、Compression Ratio、JTAG／IEEE 1149.1 Boundary Scan、MBIST／LBIST Planning及DFT Microarchitecture。・在整個Design Cycle中撰寫並維護DFT Specification。・主導各項DFT功能的Implementation及Verification規劃與執行。2. DFT RTL Design & Integration DFT RTL設計與整合・開發及整合DFT RTL（SystemVerilog／Verilog），包括Scan Wrapper、Scan Controller、BIST Controller、Test Access Port（TAP）及Clock／Reset Control Logic。・針對IP及ASIC專案執行Memory BIST Logic的Insertion、Integration及Verification。・確保DFT Structure符合Synthesis要求、完成Timing Closure，且不影響Functional Performance或Power。3. Scan, ATPG & Verification Scan、ATPG與驗證・實作Scan Architecture，包括Scan Chain Stitching、Scan Controller Generation、Test Compression及Scan Timing Closure。・執行ATPG，產生並驗證Stuck-at、Transition、Path-delay及Cell-aware Fault Pattern Set。・執行Gate-level Simulation（GLS），驗證Scan Design。・產生DFT相關資料，包括MBIST Pattern、ATPG Pattern、Scan Constraint、Timing Constraint、BSDL File及相關文件。・達成並完成目標Fault Coverage指標的Sign-off。4. Design Quality & Validation 設計品質與驗證・與RTL Designer合作建立DFT-aware Coding Guideline。・執行DFT Rule Checking、CDC Analysis、Lint及Static Quality Check，在Design Cycle初期發現並解決Testability Violation。・在Implementation及Timing Closure階段，透過LEC及STA支援Netlist Validation。・在Tape-out前解決DFT相關ECO。5. JTAG & Boundary Scan JTAG與Boundary Scan・設計並驗證TAP Controller。・在IP及SoC Level實作並驗證JTAG／Boundary Scan Architecture。・產生BSDL File並支援Boundary Scan Verification。6. Post-Silicon & Manufacturing Support Post-Silicon與量產支援・支援Post-silicon Validation、Silicon Power-on、ATE Bring-up及High-volume Manufacturing Testing。・與Test Engineer合作進行ATPG Pattern Debug、分析Yield Data，並找出與RTL或Physical Design問題相關的Root Cause。・支援Test Pattern Bring-up及Production Test相關作業。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Design Verification Engineer(ASIC)－馬來西亞IC設計企業ID:19397
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務說明】我們正在尋找一位具備豐富經驗及深厚技術能力的Design Verification Engineer，負責複雜且次世代Application-Specific Integrated Circuit（ASIC）的Pre-silicon Verification技術領導工作。此職位在推動Verification品質、制定技術方向及培育當地人才方面扮演重要角色。※職級將依經驗與能力評估。【工作內容】・Verification Strategy & Ownership：針對複雜Digital ASIC Block或Full Chip，定義、執行並主導整體Verification Strategy及Test Plan開發，包括Functional、Coverage及Performance，以確保Tape-out前具備穩健的品質。・Advanced UVM Testbench：使用SystemVerilog設計、開發及維護先進且可重複使用的UVM-based Verification Environment，以支援Constrained-random及Coverage-driven Verification。・C／C++ Programming：開發C／C++ Test Case及Firmware Test Case，透過DPI-C進行高效率的Hardware／Software Co-verification。・Execution and Triage：實際執行Verification Plan，包括Test Case開發、Regression Management、Triage，以及針對RTL及Gate-level Simulation中的Functional Bug進行專業Root-cause Analysis。・Coverage and Sign-off：推動並達成完整的Functional及Code Coverage Closure目標，使用進階技術、撰寫複雜Assertion（SVA），並確保符合Formal Verification要求。・Technical Mentorship：擔任Subject Matter Expert，並指導Junior及Intermediate Verification Engineer，在團隊中推動Coding、Methodology及Debug Technique的最佳實務。・Flow Improvement：評估、選擇及開發新的Verification Methodology、Tool及Flow，例如Formal Verification、Emulation，以提升整體團隊的生產力及品質。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】電路設計工程師（Senior／Staff／Principal）－馬來西亞IC設計企業ID:19398
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。※職級將依經驗與能力評估。【工作內容】・使用先進CMOS技術及EDA工具，設計並實作高速介面及複雜Mixed-Signal電路。・設計I/O Block，例如Compensation Circuit、Reference Voltage、Transmitter及Receiver。・Sub-block包括但不限於High-speed Serializer／Deserializer、High-speed Level Shifter、Predriver、Driver、Feed Forward Equalization（FFE）、DFE及CTLE。・確保Block通過嚴格的品質及可靠度驗證，例如EM-IR、Aging及Overstress。・執行初步SI分析，以及建立IBIS／IBIS-AMI模型。・使用PrimeTime或同等方法完成Timing Closure。・負責Serial及Parallel Interface。・與Mask Designer密切合作，完成Physical Design，並協助Silicon Evaluation。・執行Architecture Study、Circuit Design與Simulation、Floor-planning、指導Mask Designer、Reliability Verification及Silicon Bring-up。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪