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20個職缺: 被動電子元件製造業
【遠端】資深記憶體電路設計工程師 (Memory Circuit)－馬來西亞IC設計企業ID:19541
面議新竹工作內容
【工作模式】錄取後初期將於台灣採遠端工作模式，待台灣的新竹分公司正式設立後，預計需至新竹辦公室上班。台灣據點預計於明年上半年成立，實際辦公地點及到職安排將依公司規劃調整。【職務內容】誠徵具備記憶體電路設計經驗之工程師，負責高效能、低功耗SRAM及／或多埠Register File（RF）Macro設計與驗證，並整合至Memory Compiler系統中。本職務將負責從規格定義、電晶體層級設計、Simulation到Silicon Correlation之完整開發流程。【工作內容】- 負責SRAM及／或多埠Register File（RF）之電晶體層級（Transistor-level）電路設計，包括： - Bitcell - Peripheral Circuit- 定義Memory Architecture／Topology，以達成以下目標： - Power - Performance - Area - Yield - Vmin- 執行Schematic Capture與SPICE Simulation，包括： - PVT Corner - Monte Carlo Analysis 並完成Read／Write Margin收斂。- 分析與優化關鍵路徑，包括： - Decoder - Wordline Driver - Sense Amplifier - Write Driver - IO Circuit 以提升速度與穩定性。- 製作Margin／Performance分析報告，並追蹤Design Closure相關指標。- 執行Post-layout Verification，包括： - Extraction - Sign-off Simulation 並與Layout團隊合作完成Pitch-matched Array設計。- 與以下團隊合作： - Design Automation Team - Software Team - EDA Vendor- 將Memory Circuit整合至Memory Compiler系統中。- 自動化產生與建立以下Collateral View與Model： - Liberty - LEF - Verilog - Timing／Power Model- 支援Silicon Bring-up、Characterization與Simulation-to-Silicon Correlation。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【新竹】Senior IP Logic Design－馬來西亞IC設計企業ID:19399
面議新竹工作內容
【工作模式】錄取後初期將於台灣採遠端工作模式，待台灣的新竹分公司正式設立後，預計需至新竹辦公室上班。台灣據點預計於明年上半年成立，實際辦公地點及到職安排將依公司規劃調整。【職務說明】此職位擔任 資深 IP 邏輯設計工程師。工程師將負責邏輯設計與實作、微架構定義、RTL 編碼、IP 版本發佈、高速時序收斂，以及與跨部門團隊合作以確保專案符合規格要求。工作內容亦包含透過 black box 與 white box 驗證、FPV 驗證、功能驗證及 emulation 等方式進行功能驗證。【工作內容】• IP 設計職責・定義並設計 Unit Level / Layer Level 的 IP 設計，確保在先進製程節點下可達成高頻率需求並完成 timing convergence。・撰寫測試計畫（test plan）以完整覆蓋設計需求。• IP 品質職責・能夠執行設計驗證流程，例如 FPV、Lintra、CDC 等工具。• IP Release・依據專案分配負責 IP 版本發佈並提供給客戶。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【台北】業務支援人員※日文或英文/歡迎電子業經驗者! －知名日系被動電子元件製造商ID:19925
面議台北工作內容
※本職缺隸屬在FAE單位【工作內容】・產品(技術支援)：擔任日本總部與台灣團隊之間的橋樑，用簡單易懂方式說明產品規格與使用方法 ・客戶拜訪合作：陪同業務人員拜訪客戶，共同介紹產品特色・需求傾聽回饋：了解客戶問題與需求，並回報給日本開發團隊共同討論・產品資訊更新：掌握日本最新產品動態與在地市場趨勢，並即時分享給團隊・海外交流機會：不定期安排至日本、美國或其他地區出差／研修，拓展國際視野
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【公司福利】
・年終獎金：1年發放2次（依照公司業績以及個人表現）
・每年調薪及升遷制度
・優於勞基法的休假
・生日假及生日禮券
・三節電子禮券
・員工旅遊
・有薪健檢假
・在職教育訓練、新人完善教育訓練【台北】業務人員※日英文必須/歡迎新鮮人※－知名日系被動電子元件製造商ID:18729
40,000 NTD ~ 45,000 NTD台北工作內容
【工作內容】・負責被動元件及電感零件的販賣。・國內及其他地區電子關連公司業務的推展。・客戶關係維持及管理。・客戶拜訪、情報收集。・新機種樣品對應。・代理店管理。【公司魅力】・日本東證上市知名電子零件製造商，規模大且在台歷史悠久。・公司內部福利制度與人事制度完善、提供教育培訓制度也完善，辦公室寬敞整潔。【Reportline】: 台籍主管
福利制度
【法定項目】
・勞健保
・加班費
・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假）
・退休金
【公司福利】
・年終獎金：1年發放2次（平均2~3個月, 依照公司業
績以及個人表現）
・每年調薪及升遷制度
・語言津貼
・交通津貼:每個月1200元
・新人任職滿6個月即享有4天特休（優於勞基法）
・生日當月享有生日假一天，並致贈生日電子禮券
・年末、農曆年前一天享有提早下班福利
・重要節日（春節、勞動節、端午節、中秋節）發放電子禮券，每半年再加發一筆電子禮券
・每年安排團體員工旅遊
・享有各式特約商店折扣，涵蓋餐飲美食、SPA 按摩等
・提供結婚禮金、生育補助金、喪葬補助金、住院補助金、育兒補助金
・每年提供優於一般企業的健檢套組，並額外給予一日有薪健檢假
・每年安排員工免費接種流感疫苗（非強制）
・定期舉辦健康衛教講座，與安排臨場護理師一對一健康訪談
・提供個人進修課程補助（如Office軟體、語言學習等）
・在職教育訓練、新人完善教育訓練
・不定期舉辦實用性高、涵蓋生活與職場安全的主題講座(包含交通安全、防災知識、心理調適等講座)【遠端】DFT邏輯設計工程師（Senior／Staff）- 馬來西亞IC設計企業ID:19938
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】我們正在尋找具經驗的Senior／Staff DFT Logic Design Engineer，在Design for Testability（DFT）領域支援公司的ASIC、SoC及IP開發。工程師將負責定義DFT Architecture、實作及驗證DFT功能、在RTL Level整合Scan及BIST Structure，並從設計階段至Silicon Bring-up推動Fault Coverage。此職位需與RTL、Verification、Physical Design及Test Engineering團隊密切合作，為Digital IP及ASIC產品提供高品質的DFT Implementation。※職級將依經驗與能力評估。【工作內容】1. DFT Architecture & Planning DFT架構與規劃・負責定義Digital IP及ASIC專案的DFT Architecture，包括Scan Insertion Strategy、Compression Ratio、JTAG／IEEE 1149.1 Boundary Scan、MBIST／LBIST Planning及DFT Microarchitecture。・在整個Design Cycle中撰寫並維護DFT Specification。・主導各項DFT功能的Implementation及Verification規劃與執行。2. DFT RTL Design & Integration DFT RTL設計與整合・開發及整合DFT RTL（SystemVerilog／Verilog），包括Scan Wrapper、Scan Controller、BIST Controller、Test Access Port（TAP）及Clock／Reset Control Logic。・針對IP及ASIC專案執行Memory BIST Logic的Insertion、Integration及Verification。・確保DFT Structure符合Synthesis要求、完成Timing Closure，且不影響Functional Performance或Power。3. Scan, ATPG & Verification Scan、ATPG與驗證・實作Scan Architecture，包括Scan Chain Stitching、Scan Controller Generation、Test Compression及Scan Timing Closure。・執行ATPG，產生並驗證Stuck-at、Transition、Path-delay及Cell-aware Fault Pattern Set。・執行Gate-level Simulation（GLS），驗證Scan Design。・產生DFT相關資料，包括MBIST Pattern、ATPG Pattern、Scan Constraint、Timing Constraint、BSDL File及相關文件。・達成並完成目標Fault Coverage指標的Sign-off。4. Design Quality & Validation 設計品質與驗證・與RTL Designer合作建立DFT-aware Coding Guideline。・執行DFT Rule Checking、CDC Analysis、Lint及Static Quality Check，在Design Cycle初期發現並解決Testability Violation。・在Implementation及Timing Closure階段，透過LEC及STA支援Netlist Validation。・在Tape-out前解決DFT相關ECO。5. JTAG & Boundary Scan JTAG與Boundary Scan・設計並驗證TAP Controller。・在IP及SoC Level實作並驗證JTAG／Boundary Scan Architecture。・產生BSDL File並支援Boundary Scan Verification。6. Post-Silicon & Manufacturing Support Post-Silicon與量產支援・支援Post-silicon Validation、Silicon Power-on、ATE Bring-up及High-volume Manufacturing Testing。・與Test Engineer合作進行ATPG Pattern Debug、分析Yield Data，並找出與RTL或Physical Design問題相關的Root Cause。・支援Test Pattern Bring-up及Production Test相關作業。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Design Verification Engineer(ASIC)－馬來西亞IC設計企業ID:19397
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務說明】我們正在尋找一位具備豐富經驗及深厚技術能力的Design Verification Engineer，負責複雜且次世代Application-Specific Integrated Circuit（ASIC）的Pre-silicon Verification技術領導工作。此職位在推動Verification品質、制定技術方向及培育當地人才方面扮演重要角色。※職級將依經驗與能力評估。【工作內容】・Verification Strategy & Ownership：針對複雜Digital ASIC Block或Full Chip，定義、執行並主導整體Verification Strategy及Test Plan開發，包括Functional、Coverage及Performance，以確保Tape-out前具備穩健的品質。・Advanced UVM Testbench：使用SystemVerilog設計、開發及維護先進且可重複使用的UVM-based Verification Environment，以支援Constrained-random及Coverage-driven Verification。・C／C++ Programming：開發C／C++ Test Case及Firmware Test Case，透過DPI-C進行高效率的Hardware／Software Co-verification。・Execution and Triage：實際執行Verification Plan，包括Test Case開發、Regression Management、Triage，以及針對RTL及Gate-level Simulation中的Functional Bug進行專業Root-cause Analysis。・Coverage and Sign-off：推動並達成完整的Functional及Code Coverage Closure目標，使用進階技術、撰寫複雜Assertion（SVA），並確保符合Formal Verification要求。・Technical Mentorship：擔任Subject Matter Expert，並指導Junior及Intermediate Verification Engineer，在團隊中推動Coding、Methodology及Debug Technique的最佳實務。・Flow Improvement：評估、選擇及開發新的Verification Methodology、Tool及Flow，例如Formal Verification、Emulation，以提升整體團隊的生產力及品質。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】電路設計工程師（Senior／Staff／Principal）－馬來西亞IC設計企業ID:19398
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。※職級將依經驗與能力評估。【工作內容】・使用先進CMOS技術及EDA工具，設計並實作高速介面及複雜Mixed-Signal電路。・設計I/O Block，例如Compensation Circuit、Reference Voltage、Transmitter及Receiver。・Sub-block包括但不限於High-speed Serializer／Deserializer、High-speed Level Shifter、Predriver、Driver、Feed Forward Equalization（FFE）、DFE及CTLE。・確保Block通過嚴格的品質及可靠度驗證，例如EM-IR、Aging及Overstress。・執行初步SI分析，以及建立IBIS／IBIS-AMI模型。・使用PrimeTime或同等方法完成Timing Closure。・負責Serial及Parallel Interface。・與Mask Designer密切合作，完成Physical Design，並協助Silicon Evaluation。・執行Architecture Study、Circuit Design與Simulation、Floor-planning、指導Mask Designer、Reliability Verification及Silicon Bring-up。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】先進封裝與電路板團隊（Senior／Staff／Principal）- 馬來西亞IC設計企業ID:19936
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】Advanced Package & Board Team將負責領導先進IC封裝及板級解決方案的設計、開發與實作，以實現高效能、具成本效益且高可靠度的晶片產品。此職位需要具備跨多個工程領域的強大技術領導能力，包括Substrate／Interposer設計、Board Design、SI／PI／Thermal Analysis及製造端介面，同時推動與Silicon Design、System Architecture以及OSAT／EMS合作夥伴之間的跨部門合作。將負責制定並執行公司的封裝及Board Technology Roadmap，以支援下一世代Chiplet-based Architecture、2.5D／3D整合及異質整合系統。。※職級將依經驗與能力評估。【工作內容】1. Leadership & Strategy領導與策略・領導Advanced Package & Board Design Team，包括Substrate、Interposer及PCB Design Engineer。・制定並執行與公司Silicon Product Roadmap一致的封裝及Board Technology Strategy。・建立先進封裝的設計及驗證方法，例如2.5D、Fan-out、Chiplet Integration。・推動Thermal Management、Signal Integrity及Power Delivery最佳化相關創新。2. Technical Execution技術執行・監督Interposer、Substrate及System Board從概念設計至量產Release的設計與驗證。・運用最先進的封裝技術，指導Chiplet、HBM及被動元件的整合。・確保SI／PI、Mechanical及Thermal Analysis達到Design Sign-off所需的可靠程度。・與Silicon Design Team合作進行Bump Assignment、Die Floorplanning及Package Co-design。・管理用於System Bring-up、Test Platform及Reference Design的Board-level Design。3. Supplier & Ecosystem Management供應商與生態系管理・與OSAT、Substrate供應商及PCB製造商合作並進行資格認證，以確保品質與良率。・與EDA供應商合作建立Design Automation Flow及DRC Verification。・與製造合作夥伴推動技術移轉及Pilot Run。4. Project & People Management專案與人員管理・規劃資源、時程及預算，以確保封裝及Board Design Project準時交付。・建立並指導高績效團隊，使團隊具備Electrical、Mechanical及Materials Engineering等跨領域專業能力。・促進Silicon、Test、Reliability及Operations團隊之間的合作。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端工作】片上網路微架構師 (NoC) - 馬來西亞IC設計企業ID:19935
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】負責互連 Fabric 端到端的微架構，從拓樸與協定定義，到可供 RTL 實作的微架構、效能以及實體實作收斂。這是一個高度技術導向的領導職位，適合曾設計量產 NoC／Coherent Fabric IP（工作內容可比擬 Arteris、Baya Systems 等公司），並希望定義先進晶片核心 Fabric 的人才。※職級將依經驗與能力評估。【工作內容】・Fabric 微架構：負責 Coherent 與 Non-coherent NoC Fabric 的微架構，包括 Router／Switch、Network Interface Unit、Buffer 及 Link，從概念設計到晶片實現。・拓樸與分割（Topology & Partitioning）：定義網路拓樸（Mesh、Ring、Torus、Crossbar、Tree、Hierarchical），並進行 Fabric 分割，以達成頻寬、延遲、面積與功耗目標。・Flow Control 與 QoS：設計 Flow Control、Virtual Channel、Arbitration 及 QoS／Priority 機制；確保整個網路不發生 Deadlock、Livelock 及 Starvation。・協定與一致性（Protocols & Coherency）：定義 AMBA AXI／ACE／ACE-Lite／AHB／APB 及 CHI 之間的協定處理與橋接，以及 Cache Coherency（MOESI 等級）與 Memory Ordering 語意。・Chiplet 與 Die-to-Die：將 Fabric 延伸至不同 Die，包括 Die-to-Die Link、UCIe／Chiplet Interface 及 Multi-die Coherency，以支援可擴充的 Chiplet 系統。・效能建模（Performance Modeling）：建立並推動效能模型（分析模型及 Cycle-accurate／SystemC），執行 Traffic 與 Workload 分析，並在實際壅塞條件下達成頻寬／延遲預算。・實體設計認知（Physical Awareness）：與 Physical Design 團隊合作，針對 Floorplan-aware、Physically-aware Topology、Timing Closure、Wire Congestion 及 Pipelining 進行設計，以支援高頻率、大型 Die 實作。・技術領導（Technical Leadership）：推動微架構規格、Design Review 及 Trade-off 分析；指導 RTL、DV 與 Integration 團隊完成正確且高品質的實作。・跨團隊 NoC Flow：與硬體及軟體團隊密切合作，定義、改善並自動化端到端的 NoC 建立與最佳化流程，從架構及拓樸擷取，到 Configuration、Generation 及 Performance Tuning。・客戶與 SoC 團隊合作：直接與客戶及內部 SoC 團隊合作，將系統需求轉換為 Fabric Configuration，並取得 Design Win。・Design Review 與最佳化：審查、Benchmark 並提出拓樸及 Configuration／Setting 變更建議，以針對頻寬、延遲、面積及功耗，最佳化內部 Fabric Design 與外部（客戶）NoC Design。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路工程師(Highspeed IO Buffer)－馬來西亞IC設計企業ID:19537
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】招募具經驗的 Sr Analog Circuit Design Engineer (Highspeed IO Buffer LPDDR6)，負責開發 LPDDR6 Memory Interface 用高速 High-Speed I/O 類比 Buffer 電路，涵蓋從架構定義、Tapeout 到 Silicon Bring-up 的完整流程。此職務需具備高速類比 I/O 設計實務經驗，並曾獨立負責 Silicon-Proven Block 開發。※職級將依經驗與能力評估。【工作內容】• 設計 LPDDR6 Memory Interface 用高速 TX／RX 類比 Buffer 電路，包含 Output Driver、Input Receiver、Level Shifter、Termination、Impedance Calibration、Biasing 及 Reference Circuit。• 定義並實作可程式化 Drive Strength、Slew-Rate Control 及 On-Die Termination 架構，以符合 LPDDR6 電氣與 Timing 規格需求。• 將系統與介面規格轉換為詳細的 Transistor-Level 電路架構與設計規格。• 獨立負責完整 Block／IP 開發流程：包含架構研究、Schematic Design、Pre-Layout Simulation、Post-Layout Extraction 與 Sign-off。• 建立並維護 Verification Test Bench，驗證 PVT Corner、Mismatch／Monte Carlo、Aging 及 Post-Extraction Parasitics 下的電路表現。• 分析高速訊號相關性能指標，例如 Eye Margin、Jitter、Timing Skew、Voltage Noise Sensitivity 及 Simultaneous Switching Effects。• 與 Layout Engineer 密切合作，提供 Floorplan 建議、Review Critical Layout，並確保 Matching、Isolation 與寄生效應控制。• 支援介面整合與 Sign-off：包含 PPA（Power／Performance／Area）最佳化及可靠度檢查（例如 EM／IR、Overstress、Aging）。• 支援 Testchip 與產品晶片的 Silicon Bring-up、Characterization 及與 Simulation 結果比對；必要時執行 Root Cause Analysis 與 ECO 修正。• 與 Digital Design、Verification、Layout、Package、SI／PI、Product 及 Test Team 進行跨部門合作。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪