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18個職缺: 被動電子元件製造業
【遠端】資深類比電路設計工程師(Clocking) －馬來西亞IC設計企業ID:19538
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵Sr Analog Circuit Design Engineer (Clocking)，負責開發高效能類比／混合訊號 IP，涵蓋從架構設計、Tapeout 到 Silicon Bring-up 的完整流程。此職務需具備以下 Clocking 領域之專業經驗。※職級將依經驗與能力評估。【工作內容】• 設計與除錯 PLL／DLL 架構及相關電路（包含 Integer／Fractional-N；Analog 或 Digital-Assisted 架構）。• 振盪器（Oscillator）設計：包含 LC 或 Ring Oscillator（RO）VCO／DCO、Frequency Synthesis、Phase Noise／Jitter 分析與 Budget 規劃。• Delay Line、Measurement／Ruler Circuit、Phase Interpolator，以及 Calibration／Trim 技術開發。• DCC／DCM／DCA、Clock Tree／Distribution 與 Clock Management Unit 設計；負責低 Jitter Clock 產生與分配網路。• 獨立負責完整 Block／IP 開發流程：包含架構研究、規格制定、Transistor-Level Design、Simulation、Post-Layout Sign-off 與 Silicon Bring-up／Characterization。• 進行 Behavioral Modeling（例如 Verilog-A／SystemVerilog），用於分析 Loop Dynamics、Spur／Jitter 抑制及 System Interaction。• 建立 Verification Test Bench，並驗證 PVT Corner、Mismatch／Monte Carlo（適用時）及 Post-Extraction Parasitics 下的電路表現。• 與 Layout／Mask Designer 密切合作：包含 Floorplan 建議、Layout Review，以及確保 LVS／DRC Clean 與寄生效應考量。• 符合品質與可靠度要求（例如 EM／IR、Aging／Overstress），並協助建立 Robust Design Methodology 與 Sign-off Checklist。• 支援 IP 整合至 Testchip，以及 Post-Silicon Evaluation，包含與 Simulation 結果比對、First Silicon Bring-up 的 Root Cause Analysis 等工作。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】資深類比電路工程師(Highspeed IO Buffer)－馬來西亞IC設計企業ID:19537
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】招募具經驗的 Sr Analog Circuit Design Engineer (Highspeed IO Buffer LPDDR6)，負責開發 LPDDR6 Memory Interface 用高速 High-Speed I/O 類比 Buffer 電路，涵蓋從架構定義、Tapeout 到 Silicon Bring-up 的完整流程。此職務需具備高速類比 I/O 設計實務經驗，並曾獨立負責 Silicon-Proven Block 開發。※職級將依經驗與能力評估。【工作內容】• 設計 LPDDR6 Memory Interface 用高速 TX／RX 類比 Buffer 電路，包含 Output Driver、Input Receiver、Level Shifter、Termination、Impedance Calibration、Biasing 及 Reference Circuit。• 定義並實作可程式化 Drive Strength、Slew-Rate Control 及 On-Die Termination 架構，以符合 LPDDR6 電氣與 Timing 規格需求。• 將系統與介面規格轉換為詳細的 Transistor-Level 電路架構與設計規格。• 獨立負責完整 Block／IP 開發流程：包含架構研究、Schematic Design、Pre-Layout Simulation、Post-Layout Extraction 與 Sign-off。• 建立並維護 Verification Test Bench，驗證 PVT Corner、Mismatch／Monte Carlo、Aging 及 Post-Extraction Parasitics 下的電路表現。• 分析高速訊號相關性能指標，例如 Eye Margin、Jitter、Timing Skew、Voltage Noise Sensitivity 及 Simultaneous Switching Effects。• 與 Layout Engineer 密切合作，提供 Floorplan 建議、Review Critical Layout，並確保 Matching、Isolation 與寄生效應控制。• 支援介面整合與 Sign-off：包含 PPA（Power／Performance／Area）最佳化及可靠度檢查（例如 EM／IR、Overstress、Aging）。• 支援 Testchip 與產品晶片的 Silicon Bring-up、Characterization 及與 Simulation 結果比對；必要時執行 Root Cause Analysis 與 ECO 修正。• 與 Digital Design、Verification、Layout、Package、SI／PI、Product 及 Test Team 進行跨部門合作。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Sr eFUSE Design Engineer－馬來西亞IC設計企業ID:19536
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵eFUSE Design Engineer，負責先進製程節點（Leading-Edge Process Node）Production-Grade eFUSE IP 的完整開發流程。此職務需主導 eFUSE Array Architecture、Circuit Design、完整 Simulation-Based Verification、Collateral／View Generation 與 Quality Check，提供可正式 Sign-off 的 eFUSE IP 至下游 SoC Integration Flow。具 Bitcell-Level Design 知識者佳；若具實際 Bitcell Design 經驗將更為加分，但非必要條件。※職級將依經驗與能力評估。【工作內容】• 設計與規劃 eFUSE Array 電路架構，包含 Sense Amplifier、Reference Bias、Programming Current Control、Address Decoder、Column Multiplexer 與 Repair Logic；確保於所有 PVT Corner 下皆可正常運作。• 建立並執行完整 eFUSE Macro Simulation Plan，涵蓋 DC／AC Characterization、Programming／Read Margin Analysis、Retention、Endurance，以及 Reliability Corner Simulation（Monte Carlo、Mismatch、Aging）；並依據產品規格與 Foundry Bitcell Model 進行驗證。• 產出並驗證所有必要 IP Deliverable View 與相關文件：包含 Timing Model（Liberty .lib）、Physical Abstract（LEF／GDS）、Behavioral Model（Verilog）、Datasheet 與 Application Note；確保各 View 間一致性並符合 Delivery Checklist。• 定義並執行 IP Quality Check（QC）與 Quality Assurance（QA）Regression Suite；執行 eFUSE Macro Layout 的 DRC／LVS／ERC／PEX Sign-off，並進行 Formal 與 Simulation-Based Functional Verification；確保所有 Sign-off Criteria 皆符合 Release 標準。• 與 Foundry 及 PDK Team 合作，確認 eFUSE Bitcell Characterization Data、SPICE Model 與 Process Design Rule；並將 Foundry Bitcell 規格與 Reliability Requirement 轉換為 Array-Level Design Constraint。• 支援 eFUSE Macro 整合至 Testchip，包含 Test Circuit 設計、Programming／Read Test Plan 開發；並協助 Hardware Bring-up、Failure Analysis 與 Silicon-to-Simulation Correlation。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Sr Standard Cell Design Engineer－馬來西亞IC設計企業ID:19534
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務內容】誠徵Library Design Engineer，負責先進製程節點（Leading-Edge Process Node）Production-Grade Standard Cell Library 的完整開發流程。此職務需主導 Transistor-Level Design、多種 Vt Cell Topology、完整 Characterization 與 PPA 驗證，提供可正式 Sign-off 的 Library View 給下游實作流程使用。※職級將依經驗與能力評估。【工作內容】• 進行 Standard Cell 電路之 Transistor-Level 設計、Simulation 與分析，涵蓋 Combinational、Sequential、Clock 與 Physical Utility Cell，並支援多種 Vt（HVT／SVT／LVT／ULVT）與不同 Drive Strength。• 執行 Layout Process-Node-Shift，指導 Layout Clean-up 與 Review，確保符合 DRC／LVS、EM／IR 規範及 Cell-Level Parasitic 考量。• 定義並執行 Characterization Flow，產出完整 Library View 與 Model，涵蓋 Timing（NLDM／CCS／ECSM）、Power（Dynamic／Leakage／Internal）、Noise 與 Variation-Aware Model（LVF／SOCV／POCV）；並確保 Liberty、LEF、GDS 一致性。• 建立並執行 QA Regression，驗證 Library 品質；確認 Cell Robustness（Noise Margin、Drive Strength、X-Propagation、Scan／DFT Cell Correctness），並透過 PrimeTime 或 Tempus 執行 STA Correlation，驗證模型於實際 PD Flow 中的準確性。• 主導 Standard Cell Library IP 整合至 Testchip，包含 Testchip Circuit 與 Test Plan 開發，並支援 Hardware Bring-up 與 Debug。• 執行 Pre／Post-Silicon Correlation 與 Model／Design Optimization；針對 First Silicon 問題進行 Root Cause Analysis，並推動 Yield 與 Robustness 改善。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Senior IP Logic Design－馬來西亞IC設計企業ID:19399
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務說明】此職位擔任 資深 IP 邏輯設計工程師。工程師將負責邏輯設計與實作、微架構定義、RTL 編碼、IP 版本發佈、高速時序收斂，以及與跨部門團隊合作以確保專案符合規格要求。工作內容亦包含透過 black box 與 white box 驗證、FPV 驗證、功能驗證及 emulation 等方式進行功能驗證。【工作內容】• IP 設計職責・定義並設計 Unit Level / Layer Level 的 IP 設計，確保在先進製程節點下可達成高頻率需求並完成 timing convergence。・撰寫測試計畫（test plan）以完整覆蓋設計需求。• IP 品質職責・能夠執行設計驗證流程，例如 FPV、Lintra、CDC 等工具。• IP Release・依據專案分配負責 IP 版本發佈並提供給客戶。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】初級/資深 電路工程師（Circuit Engineer）－馬來西亞IC設計企業ID:19398
面議その他工作內容
【職務說明】加入我們，一同引領電路工程的革新。這個職位適合渴望與公司一同成長的人才，能夠面對複雜技術挑戰並開創下一世代電路的前沿解決方案。亦歡迎 Junior 及應屆畢業生應徵。對於職涯初期的工程師而言，這將是一個能在資深工程師指導下成長的絕佳機會。【Junior 初級 工作內容】• 使用先進 CMOS 技術與 EDA 工具設計並實作高速介面與複雜混合訊號電路。• 設計 IO 電路模組，例如補償電路、參考電壓、發射器與接收器。• 子模組包含但不限於高速序列化與反序列化器、高速電平轉換器、predriver、driver、Feed Forward Equalization、DFE、CTLE。• 電路模組需通過嚴格的品質與可靠度驗證，如 EM-IR、Aging、Overstress。• 執行初步 SI（Signal Integrity）分析並建立 IBIS／IBIS-AMI 模型。• 使用 Prime-Time 或同等方法完成 Timing closure。• 負責序列與並列介面相關設計。• 與 Mask 設計工程師密切合作完成實體設計，並協助進行矽晶評估。【Senior 資深 工作內容】• 使用先進 CMOS 技術與 EDA 工具設計並實作高速介面與複雜混合訊號電路。• 設計 IO 電路模組，例如補償電路、參考電壓、發射器與接收器。• 子模組包含但不限於高速序列化與反序列化器、高速電平轉換器、predriver、driver、Feed Forward Equalization、DFE、CTLE。• 電路模組需通過嚴格的品質與可靠度驗證，如 EM-IR、Aging、Overstress。• 執行初步 SI（Signal Integrity）分析並建立 IBIS／IBIS-AMI 模型。• 使用 Prime-Time 或同等方法完成 Timing closure。• 負責序列與並列介面設計。• 與 Mask 設計工程師密切合作完成實體設計，並協助進行矽晶評估。• 進行架構研究、電路設計與模擬、Floor-planning、指導 Mask 設計工程師、可靠度驗證與晶片 bring-up。
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】Design Verification Engineer(ASIC)－馬來西亞IC設計企業ID:19397
面議その他工作內容
【工作模式】依個人經驗與能力評估，前期預計需於馬來西亞檳城總公司任職約1～2年，熟悉產品、技術與內部開發流程。後續視業務與團隊需求，可轉為台灣據點遠端工作模式。【職務說明】本職位主要負責 Memory PHY 與 Controller IP 相關的 RTL 設計工作。工程師需負責 PHY 內部邏輯子模組的設計與開發，包含 RTL 實作、功能驗證以及時序與功耗約束設定。此職務需與 設計驗證（DV）、韌體以及實體設計團隊 密切合作，確保 RTL 設計在功耗、效能與晶片面積（PPA）方面皆達到設計目標。理想人選需具備扎實的 RTL 設計基礎、時序分析能力以及良好的設計方法論，並能透過系統化的除錯、腳本工具與流程優化，推動設計順利完成與收斂。【工作內容】1. 模組負責與 RTL 設計實作・負責 Memory PHY 或 Controller IP 指定邏輯子模組的設計與開發・與 PHY 與整體晶片設計團隊合作進行 RTL 設計、程式碼審查與整合・確保設計符合系統架構規格與程式撰寫規範・理解 PHY 與韌體之間的互動，包括訓練（training）、校準（calibration）與初始化流程・開發本地測試平台（testbench），進行子模組的功能驗證・與 DV 工程師合作除錯模擬失敗案例，分析波形並找出邊界情境問題的根本原因2. 行為模型建立與驗證支援・建立並維護 PHY 子模組的行為模型（Behavioral Model）・透過既有的等價性檢查流程（LEC / FEV），確保行為模型與電路設計的一致性・隨設計或架構變更即時更新模型3. 時序與功耗約束定義・參與建立與驗證子模組或整體 PHY 的SDC（時序約束）與 UPF（功耗意圖）檔案・驗證約束條件的正確性，並確保設計能順利交接給STA 與實體設計團隊4. 靜態驗證（Lint / CDC / RDC）・執行子模組與整體 PHY 的 Lint、CDC、RDC 檢查・檢視並除錯相關違規問題，並在必要時提供技術合理的 waiver・協助設計團隊理解並解決 RDC 相關問題5. 程式碼覆蓋率與 Waiver 管理・協助 DV 團隊完成 Code Coverage 收斂・分析未被測試覆蓋的區域，提出測試建議並建立合理 waiver・參與覆蓋率審查並追蹤簽核（sign-off）進度
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪【遠端】RTL設計工程師 Senior RTL Design Engineer－馬來西亞IC設計企業ID:19388
面議その他工作內容
【職務說明】本職位主要負責 Memory PHY 與 Controller IP 相關的 RTL 設計工作。工程師需負責 PHY 內部邏輯子模組的設計與開發，包含 RTL 實作、功能驗證以及時序與功耗約束設定。此職務需與 設計驗證（DV）、韌體以及實體設計團隊 密切合作，確保 RTL 設計在功耗、效能與晶片面積（PPA）方面皆達到設計目標。理想人選需具備扎實的 RTL 設計基礎、時序分析能力以及良好的設計方法論，並能透過系統化的除錯、腳本工具與流程優化，推動設計順利完成與收斂。【工作內容】1. 模組負責與 RTL 設計實作・負責 Memory PHY 或 Controller IP 指定邏輯子模組的設計與開發・與 PHY 與整體晶片設計團隊合作進行 RTL 設計、程式碼審查與整合・確保設計符合系統架構規格與程式撰寫規範・理解 PHY 與韌體之間的互動，包括訓練（training）、校準（calibration）與初始化流程・開發本地測試平台（testbench），進行子模組的功能驗證・與 DV 工程師合作除錯模擬失敗案例，分析波形並找出邊界情境問題的根本原因2. 行為模型建立與驗證支援・建立並維護 PHY 子模組的行為模型（Behavioral Model）・透過既有的等價性檢查流程（LEC / FEV），確保行為模型與電路設計的一致性・隨設計或架構變更即時更新模型3. 時序與功耗約束定義・參與建立與驗證子模組或整體 PHY 的SDC（時序約束）與 UPF（功耗意圖）檔案・驗證約束條件的正確性，並確保設計能順利交接給STA 與實體設計團隊4. 靜態驗證（Lint / CDC / RDC）・執行子模組與整體 PHY 的 Lint、CDC、RDC 檢查・檢視並除錯相關違規問題，並在必要時提供技術合理的 waiver・協助設計團隊理解並解決 RDC 相關問題5. 程式碼覆蓋率與 Waiver 管理・協助 DV 團隊完成 Code Coverage 收斂・分析未被測試覆蓋的區域，提出測試建議並建立合理 waiver・參與覆蓋率審查並追蹤簽核（sign-off）進度
福利制度
【法定項目】
・依照馬來西亞當地法定制度
【公司福利】
・年假：14天起
・病假：14天起
・醫療保險
・牙科／眼科補助：每年 RM500
・門診補助：每年 RM1,000
・績效獎金
・年度調薪