應徵條件

• 應徵條件

  【必須條件】
  ・英語：初級商業程度準（TOEIC約600分以上）
  ・電機工程、電子工程、電腦工程或相關科系畢業
  ・5年以上 Analog／Mixed-Signal 或 Custom IC Design 經驗；若具 eFUSE Macro 或 NVM 類型 IP（如 OTP、eFUSE、MRAM、Flash Controller）設計實務經驗者尤佳。
  
  ・熟悉 eFUSE／OTP Bitcell 運作原理（包含 Programming Physics、Read Mechanism、Retention 與 Endurance）；具直接 Bitcell Design 經驗者加分，但非必要條件。需能理解並使用 Foundry 提供之 Bitcell SPICE Model 與 Characterization Data。
  ・具備扎實的 Transistor-Level Analog／Mixed-Signal Circuit Design 能力，包含：Sense Amplifier、Reference Generator、Bandgap／Bias Circuit、Level Shifter、ESD-Aware I/O，以及 High-Voltage Programming Circuit。
  ・熟悉 Cadence Virtuoso（Schematic Entry／Simulation）及 HSPICE 或 Spectre 等 Circuit-Level Simulation Tool；具 Monte Carlo、Worst-Case Corner 與 Mismatch Analysis 實務經驗，可進行 Yield Estimation。
  ・具 IP Deliverable Collateral 產出經驗：包含 Liberty Timing Model（.lib）、LEF Physical Abstract、Behavioral Verilog Model 與 Datasheet Documentation；熟悉 IP Release 與 Handoff Flow。
  ・具 Physical Verification Sign-off 經驗（DRC／LVS／ERC／PEX），熟悉 Calibre 或同等工具；能 Review 並指導 Custom Layout，確保符合 EM／IR 規範。
  ・具 Script／Automation 能力（Python、Tcl、Perl 或 SKILL），可應用於 Simulation Automation、Result Post-Processing 與 Regression Management。
  
  【加分條件】
  ・具 eFUSE 或 OTP Bitcell Transistor-Level Design 經驗者尤佳，例如 Silicide-Fuse、Poly-Fuse、Gate-Oxide Breakdown 或 Antifuse 架構。
  ・具 eFUSE 或 NVM Macro Silicon Validation 經驗者佳，包含 Programming Yield、Read Margin Distribution Analysis 與 Post-Silicon Model Correlation。
  ・熟悉 High-Voltage（HV）Design Rule、ESD Protection Strategy，以及 Advanced CMOS Process 中的 Latch-up Prevention。
  ・具 SoC Flow 中 IP Integration 經驗（如 Synthesis、Place-and-Route Handoff）；並理解 eFUSE Macro 與 OTP Controller RTL、Redundancy／Repair Scheme，以及 Security／Encryption 應用（例如 Key Storage、Trim Bit、Die ID）之整合方式。
  
  【期望人物形象】
  ・獨立負責完整驗證專案、分析解決問題能力
  ・具備良好的團隊合作、溝通能力與跨部門協作能力

• 英文

  B/初級商業程度

• 其他語言

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